信号完整性基础：传输线理论、特性阻抗、反射、串扰、时序与噪声容限

高速数字电路设计的本质，是确保信号在从驱动端到接收端的传输过程中，其电压、电流和时间关系仍然满足接收端器件的逻辑判定要求。当信号边沿速率（上升时间/下降时间）足够快时，PCB上的走线不能再被视为简单的“导线”，而必须视为具有分布参数的传输线。本章将系统梳理信号完整性（SI）的六大核心概念：传输线理论、特性阻抗、反射、串扰、时序与噪声容限，为后续的仿真建模和PCB设计规则奠定理论基础。

2.1 传输线理论：从“导线”到“传输线”的认知跃迁

核心原理

当信号的上升时间（Tr）小于信号在走线上往返传播延迟（2×Td）的 1/6 时，走线必须按传输线处理。传输线的本质是沿着走线长度方向连续分布的寄生电感和寄生电容的集合。信号在传输线中传播时，每单位长度都会感受到电感（L）提供的阻抗和电容（C）提供的容抗。这种分布参数模型决定了信号传播速度、阻抗特性和波形畸变行为。PCB 上最常见的传输线结构是微带线（外层走线，参考平面在下方）和带状线（内层走线，上下均有参考平面）。

判断方法

• 临界长度判断：当走线长度 L > Tr / (6 × Td_per_length) 时，必须按传输线设计。例如，Tr=1ns，PCB 介质中传播速度约 6in/ns，则临界长度约为 1in。
• 阻抗连续性判断：沿走线方向，若特性阻抗发生突变（如换层、过孔、线宽变化），则会产生反射。
• 仿真验证：使用 TDR（时域反射计）仿真或实际测量，观察阻抗曲线是否平坦。

案例拆解：DDR3 地址线传输线效应

某 DDR3-1600 设计，地址线走线长度 2.5 英寸，信号上升时间约 300ps。按临界长度公式计算：临界长度 = 300ps / (6 × 150ps/inch) ≈ 0.33 英寸。实际走线长度远超临界值，必须按传输线处理。设计团队最初按普通导线布线，未控制阻抗，导致地址信号在接收端出现严重的过冲和振铃，幅度超过 1.2V 的最大值，造成内存偶发读写错误。后改为阻抗控制（单端 50Ω ±10%），并在末端增加 22Ω 串联电阻，波形质量显著改善，过冲降至 0.2V 以内。

常见误区

• 误区一：只有高频信号才需要传输线理论。实际上，决定因素是信号边沿速率（上升时间），而非时钟频率。
• 误区二：传输线只影响信号质量，不影响时序。实际上，传输线延迟直接影响建立/保持时间裕量。
• 误区三：所有走线都做阻抗控制就万事大吉。阻抗不连续点（过孔、连接器、分支）同样会产生反射。

2.2 特性阻抗：传输线的“固有属性”

核心原理

特性阻抗 Z₀ 是传输线的固有属性，定义为传输线上任意一点的电压与电流之比，仅由传输线的几何结构（线宽、介质厚度、介电常数）和材料决定，与信号频率、走线长度无关。对于无损传输线，Z₀ = √(L/C)。在 PCB 设计中，常见的单端阻抗目标为 50Ω（数字信号）或 75Ω（视频信号），差分阻抗目标为 85Ω、90Ω 或 100Ω（高速串行信号）。

操作流程：阻抗控制设计

1. 确定目标阻抗：根据芯片手册和接口标准确定单端/差分阻抗要求。
2. 选择叠层结构：确定介质厚度、介电常数（Dk）、铜箔厚度。
3. 计算线宽：使用 Polar SI9000 或阻抗计算器，输入叠层参数，计算满足目标阻抗的线宽和间距。
4. 仿真验证：使用 2D 场求解器（如 Ansys Q3D）验证阻抗值。
5. PCB 生产反馈：要求板厂提供阻抗测试报告（TDR 测试），确认实际阻抗在公差范围内。

案例拆解：HDMI 差分阻抗优化

某 HDMI 2.0 设计，要求差分阻抗 100Ω ±10%。初始叠层中，差分走线位于 L4 层（带状线），介质厚度 4mil，Dk=4.2。计算得到线宽 5mil、间距 8mil 时，差分阻抗为 105Ω，超出目标范围。通过调整：将线宽增至 5.5mil，间距保持 8mil，差分阻抗降至 98Ω。同时，在差分对两侧增加地孔屏蔽，减少串扰。最终 TDR 测试显示，差分阻抗在 96-102Ω 之间，满足要求。

2.3 反射：阻抗不连续的“信号回波”

核心原理

当信号沿传输线传播时，若遇到阻抗不连续点（如走线宽度变化、过孔、连接器、接收端输入阻抗不匹配），一部分能量会被反射回源端，另一部分继续向前传播。反射系数 Γ = (Z_L - Z₀)/(Z_L + Z₀)，其中 Z_L 是负载阻抗，Z₀ 是传输线特性阻抗。反射会导致过冲、下冲、振铃和台阶波形，严重时造成误触发。

判断方法

• 观察波形：过冲超过 10% 或出现振铃，通常意味着阻抗不匹配。
• 计算反射系数：若接收端输入阻抗远大于 Z₀（如 CMOS 输入），则 Γ≈+1，产生正反射；若远小于 Z₀，则 Γ≈-1，产生负反射。
• 使用眼图：眼图闭合、交叉点模糊，可能是反射导致的码间干扰（ISI）。

端接策略

案例拆解：DDR4 数据线反射排障

某 DDR4-2400 设计，数据线 DQ0 在接收端出现 0.4V 的过冲，导致偶发数据错误。通过 HyperLynx 仿真发现，反射源位于走线分支点（T 型拓扑），分支长度 0.5 英寸，阻抗为 60Ω（未控制），与主走线 50Ω 不匹配。解决方案：将分支走线改为 50Ω 阻抗控制，并在分支点增加 33Ω 串联电阻。修改后，过冲降至 0.15V，数据错误消失。

2.4 串扰：相邻走线的“电磁干扰”

核心原理

串扰是相邻走线之间的电磁耦合现象，分为容性耦合（电场）和感性耦合（磁场）。近端串扰（NEXT）在攻击线信号上升沿期间产生，幅度与耦合长度成正比；远端串扰（FEXT）在信号到达远端时产生，幅度与耦合长度和信号边沿速率相关。串扰会导致受害线上出现噪声脉冲，影响信号完整性。

判断方法

• 3W 原则：走线间距 ≥ 3 倍线宽时，串扰可控制在 10% 以内。
• 仿真评估：使用 SI 仿真工具（如 Sigrity、HyperLynx）提取耦合系数，评估串扰幅度。
• 时域测量：在受害线上测量噪声脉冲，与攻击线信号边沿对比。

案例拆解：DDR 数据线串扰优化

某 DDR3 设计，DQ 线与 DQS 差分对间距仅 4mil，导致 DQS 差分对在接收端出现 150mV 的共模噪声。通过仿真发现，近端串扰主要来自 DQ 线的同时翻转（SSN）。优化措施：将 DQ 线与 DQS 间距扩大至 12mil，并在 DQS 差分对两侧增加地线隔离。修改后，共模噪声降至 50mV 以下，满足 JEDEC 规范。

2.5 时序：信号“时间维度”的精确控制

核心原理

时序分析是确保信号在正确的时间窗口内被接收端采样。关键参数包括：建立时间（Setup Time）、保持时间（Hold Time）、时钟偏斜（Clock Skew）、飞行时间（Flight Time）和总抖动（Total Jitter）。时序裕量 = 可用时间窗口 - 实际消耗时间，必须为正数才能保证可靠工作。

判断方法

1. 建立时间检查：T_setup_margin = T_period - T_clk_skew - T_flight_max - T_setup_req - T_jitter。
2. 保持时间检查：T_hold_margin = T_flight_min - T_clk_skew - T_hold_req - T_jitter。
3. 仿真验证：使用时序仿真工具（如 DDR 控制器 IP 的时序模型）进行全链路仿真。

案例拆解：DDR4 时序裕量不足

某 DDR4-2666 设计，地址线飞行时间最大为 1.2ns，时钟偏斜 0.15ns，接收端建立时间要求 0.2ns，周期 0.75ns。计算建立时间裕量：0.75 - 0.15 - 1.2 - 0.2 - 0.1（抖动）= -0.9ns，严重不足。解决方案：优化拓扑结构，将地址线从 T 型改为 Fly-by 拓扑，飞行时间降至 0.8ns；同时调整时钟走线长度，使偏斜降至 0.05ns。修改后，建立时间裕量为 +0.1ns，满足要求。

2.6 噪声容限：逻辑电平的“安全边界”

核心原理

噪声容限定义了接收端能够正确识别逻辑电平的电压范围。高电平噪声容限 V_NH = V_OH(min) - V_IH(min)，低电平噪声容限 V_NL = V_IL(max) - V_OL(max)。噪声容限越大，系统抗干扰能力越强。不同接口标准（LVCMOS、HSTL、SSTL）的噪声容限差异显著。

判断方法

• 检查数据手册：确认驱动端和接收端的电平规格。
• 仿真验证：在仿真中叠加串扰、反射和电源噪声，检查接收端波形是否超出噪声容限。
• 实测验证：使用示波器测量接收端波形，统计过冲/下冲是否侵入噪声容限区域。

案例拆解：LVCMOS 接口噪声容限失效

某控制板使用 3.3V LVCMOS 接口连接 FPGA 与 MCU，走线长度 6 英寸，未控制阻抗。实测接收端波形显示，由于反射和串扰叠加，低电平噪声达到 0.5V，超过 V_IL(max)=0.8V 的容限，导致 MCU 误判。解决方案：在 FPGA 输出端增加 33Ω 串联电阻，并将走线间距从 5mil 扩大至 10mil。修改后，低电平噪声降至 0.3V，恢复可靠通信。