3、高速SerDes架构：PCS与PMA分层、发送端与接收端结构、时钟数据恢复（CDR）原理、均衡技术（CTLE/DFE/FFE）
高速SerDes（Serializer/Deserializer）是MIPI D-PHY/C-PHY/M-PHY、PCIe、USB、以太网等几乎所有现代高速接口的物理层核心。要真正理解并调试这些接口，必须深入其架构分层与关键电路原理。本章将系统拆解SerDes的PCS与PMA分层职责、发送端与接收端的信号链结构、时钟数据恢复（CDR）的工作机制，以及三大均衡技术（CTLE/DFE/FFE）的补偿逻辑与协同配合。理解本章内容，是进行信号完整性分析、眼图调试和链路合规性测试的基础。
上图展示了SerDes的完整信号链路：发送端PCS完成编码与对齐，PMA负责并串转换与发送均衡；信号经过物理通道衰减后，接收端PMA通过CTLE、DFE和CDR恢复数据与时钟，最终由PCS完成解码。下面我们分层深入解析。
3.1 PCS与PMA分层：逻辑与模拟的边界
核心原理：SerDes架构将物理层划分为PCS（Physical Coding Sublayer）和PMA（Physical Medium Attachment）两个子层。PCS负责数字逻辑处理，包括数据编码（如8b/10b、128b/130b）、加扰、通道绑定和测试模式生成；PMA则负责模拟信号处理，包括并串转换、驱动、接收均衡和时钟恢复。这种分层的核心目的是隔离数字逻辑与模拟电路，使设计者可以独立优化。
判断方法：在调试时，可通过以下特征快速定位问题归属层：
- PCS问题：出现编码错误、CRC校验失败、通道绑定失步，但眼图质量正常。
- PMA问题：眼图闭合、抖动过大、信号幅度不足，但逻辑层无明显错误。
| 功能项 | PCS（逻辑层） | PMA（模拟层） |
|---|---|---|
| 编码方式 | 8b/10b、64b/66b、128b/130b | 不参与编码，仅处理比特流 |
| 时钟域 | 并行时钟域（如100MHz） | 高速串行时钟域（如5Gbps） |
| 均衡处理 | 不涉及 | FFE/CTLE/DFE |
| 测试能力 | PRBS生成、环回测试 | 眼图监视、抖动注入 |
3.2 发送端结构：从并行数据到高速差分信号
核心原理：发送端PMA的核心是Serializer（并串转换器）和FFE均衡器。Serializer将PCS传来的并行数据（如16位、32位）按位串行输出，速率达到Gbps级别。FFE（Feed-Forward Equalizer）通过在发送端对信号进行预补偿，抵消通道的低通效应。常见的实现是去加重（De-emphasis）或预加重（Pre-emphasis），即根据前一个比特的状态调整当前比特的驱动幅度。
操作流程：发送端调试通常遵循以下步骤：
- 确认PCS输出数据对齐，无毛刺。
- 设置VOD（差分输出电压摆幅），通常为400mV~800mV。
- 配置FFE系数（如-3.5dB、-6dB去加重），根据通道长度选择。
- 使用示波器测量发送端眼图，确保眼高和眼宽满足规范。
3.3 接收端结构：CTLE、DFE与CDR的协同
核心原理：接收端PMA包含三个关键模块：CTLE（连续时间线性均衡）、DFE（判决反馈均衡）和CDR（时钟数据恢复）。CTLE是一个模拟高通滤波器，提升高频分量以补偿通道损耗；DFE是一个非线性均衡器，通过反馈已判决的比特来消除后标（post-cursor）干扰；CDR则从接收数据中提取时钟，并调整采样相位。
判断方法：接收端均衡配置是否合理，可通过以下指标判断：
- CTLE增益过高：高频噪声被放大，眼图出现“毛刺”，抖动增大。
- DFE抽头不足：长尾干扰未被消除，眼图呈现“拖尾”现象。
- CDR带宽不当：带宽过窄导致跟踪慢，过宽则引入更多抖动。
| 均衡类型 | 位置 | 补偿目标 | 典型实现 |
|---|---|---|---|
| FFE | 发送端 | 前标/后标预补偿 | 去加重驱动 |
| CTLE | 接收端 | 高频损耗提升 | 模拟滤波器 |
| DFE | 接收端 | 后标ISI消除 | 数字反馈 |
3.4 CDR原理：从数据中恢复时钟
核心原理：CDR的核心是PLL（锁相环）或DLL（延迟锁定环），包含鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）。鉴相器比较输入数据边沿与本地时钟边沿的相位差，环路滤波器平滑误差信号，VCO调整输出时钟频率和相位，最终使采样时钟对准数据眼图中心。
操作流程：CDR调试的关键步骤：
- 确认参考时钟频率准确（如MIPI D-PHY的HS时钟）。
- 设置环路带宽，通常为数据速率的1/500~1/1000。
- 观察锁定状态指示，确保CDR在训练序列后锁定。
- 测量恢复时钟的抖动，确保满足规范（如UI的百分比）。
3.5 常见误区与总结复盘
常见误区：
- 误区一：认为均衡只靠接收端CTLE/DFE，忽略发送端FFE。实际上，对于长通道，FFE是必要的预补偿。
- 误区二：CDR锁定后就不需要关注。CDR的抖动跟踪能力直接影响误码率，需定期监测。
- 误区三：盲目增加CTLE增益。过高的增益会放大噪声，导致信噪比恶化。
总结复盘：高速SerDes设计是一个系统级工程，PCS与PMA的分层帮助隔离问题，但调试时需全局考虑。发送端FFE、接收端CTLE/DFE和CDR必须协同优化。建议在项目初期使用仿真工具（如IBIS-AMI模型）进行链路预算，确定各均衡模块的初始参数，再通过硬件实测微调。同时，务必利用眼图监视器和误码率测试仪（BERT）进行闭环验证，确保链路裕量满足量产要求。