SerDes系统架构：发送端、接收端、信道、均衡器、时钟恢复环路整体框图
高速SerDes（Serializer/Deserializer）系统是当代数据中心、通信基站、AI加速器互连的核心物理层技术。要理解CDR（Clock and Data Recovery）锁定加速电路的设计，首先必须建立完整的系统视角——CDR并非孤立模块，它处于接收端模拟前端与数字信号处理之间，与发送端的预加重、信道的损耗特性、均衡器的补偿能力形成强耦合关系。本章从系统架构出发，逐模块拆解信号链路的构成与交互机制，为后续CDR锁定算法的优化提供全局坐标系。
2.1 发送端架构：预加重与驱动设计
核心原理
发送端（TX）的核心任务是将并行数据转换为高速串行比特流，并通过驱动级输出到信道。其关键设计点在于：由于信道对高频分量的衰减远大于低频分量，发送端必须通过预加重（Pre-emphasis）或去加重（De-emphasis）技术对高频分量进行预补偿。FFE（Feed-Forward Equalization）通常以抽头延迟线实现，主抽头决定信号幅度，后光标抽头（Post-cursor）用于抑制符号间干扰（ISI）。典型PCIe Gen5/Gen6发送端采用3~5个FFE抽头，抽头系数由链路训练阶段协商确定。
判断方法与设计要点
- 输出摆幅控制：根据信道损耗预算调整差分输出电压摆幅，典型值为800mVpp~1.2Vpp，需兼顾功耗与信噪比。
- 阻抗匹配：发送端输出阻抗需与信道差分阻抗（100Ω）匹配，回波损耗RL需满足规范（如PCIe要求RL>10dB）。
- 去加重深度：根据信道长度和损耗特性设置去加重比例，短信道（<10dB损耗）可减小去加重，长信道（>25dB损耗）需增强高频补偿。
- 上升/下降时间：控制边沿速率以降低EMI，同时保证足够的眼图张开度。
2.2 信道特性与信号损伤分析
核心原理
物理信道是SerDes系统中最不可控的环节。PCB走线的趋肤效应导致高频电阻增大，介质损耗（如FR4的tanδ）使高频能量进一步衰减。信道频率响应可近似为低通特性，其-3dB带宽通常远低于信号波特率。例如，28Gbps NRZ信号在FR4走线上传输10英寸后，插入损耗可达20dB以上。此外，过孔残桩、连接器阻抗不连续会产生反射，相邻差分对之间的串扰（FEXT/NEXT）也会劣化信号质量。
信道评估方法
| 参数 | 定义 | 典型指标（PCIe Gen5） | 对CDR的影响 |
|---|---|---|---|
| 插入损耗IL | 信号通过信道的衰减 | ≤20dB @ 16GHz | 眼高减小，采样裕度降低 |
| 回波损耗RL | 反射信号与入射信号之比 | ≥10dB | 产生码间干扰，抖动增大 |
| 串扰Xtalk | 相邻线耦合噪声 | ≤-30dB | 增加随机抖动，影响锁定精度 |
| 差分阻抗 | 差分对特性阻抗 | 100Ω±10% | 失配导致反射 |
2.3 接收端均衡器：CTLE与DFE的协同
核心原理
接收端均衡器是补偿信道损耗的核心。CTLE（连续时间线性均衡器）在模拟域提供高频增益提升，其特性由直流增益、峰值频率和峰值增益三个参数决定。CTLE的优点是线性处理、无错误传播，但会同时放大高频噪声。DFE（判决反馈均衡器）在数字域消除后光标ISI，通过反馈抽头将前一个判决结果加权后减去，不放大噪声，但存在错误传播风险。现代SerDes通常采用CTLE+DFE的组合：CTLE负责粗均衡，DFE负责精细消除残余ISI。
均衡器与CDR的交互
- 采样点优化：DFE的判决结果直接用于CDR的鉴相，若DFE抽头系数不收敛，会导致CDR相位错误。
- 自适应算法：最小均方（LMS）算法根据误差信号调整CTLE增益和DFE抽头，收敛时间需与CDR锁定时间协调。
- 环路带宽匹配：均衡器自适应速度应慢于CDR环路带宽，避免两个环路相互耦合振荡。
2.4 CDR时钟恢复环路：核心机制与锁定加速
核心原理
CDR环路的核心功能是从接收数据中提取时钟信号，并利用该时钟对数据进行重定时。典型结构包括：鉴相器（PD）检测数据边沿与本地时钟的相位差；环路滤波器（LF）对相位差进行积分和比例运算，产生控制电压；压控振荡器（VCO）或数控振荡器（DCO）根据控制信号调整输出时钟频率和相位。环路带宽决定了CDR的抖动传递特性和捕获范围——带宽越宽，捕获越快，但抖动滤除能力越差。
锁定加速的关键技术
- 频率捕获辅助：采用鉴频鉴相器（PFD）或频率锁定辅助电路，在初始阶段快速将VCO频率拉至数据速率附近（±1000ppm以内），再切换至相位跟踪模式。
- 环路带宽切换：锁定过程中使用宽带宽（如10MHz）加速相位收敛，锁定后切换至窄带宽（如1MHz）降低抖动。
- 相位插值器（PI）辅助：在数字CDR中，通过PI在VCO时钟周期内插入精细相位步进，加速相位对准。
- 锁定检测与状态切换：通过监测相位误差的方差或连续无误码计数，判断锁定状态，避免过早切换导致失锁。
案例拆解：PCIe Gen5 CDR锁定加速实战
背景与约束：某PCIe Gen5控制器要求从L0s退出到L0状态的恢复时间小于100ns，其中CDR锁定时间需控制在50ns以内。信道为PCB走线+连接器，插入损耗约18dB@16GHz。
初始现象：采用传统单带宽CDR（环路带宽固定为2MHz），锁定时间约200ns，无法满足规范。
分析过程：通过仿真发现，锁定时间主要受限于频率捕获阶段——VCO初始频率偏差达±3000ppm，需要约150ns才能拉入锁定范围。相位捕获阶段仅需30ns。
优化方案：
- 增加PFD辅助频率捕获电路，将频率偏差快速拉至±500ppm以内（耗时约20ns）。
- 环路带宽在频率捕获完成后从10MHz切换至2MHz，相位捕获时间缩短至25ns。
- 采用锁定检测电路（连续32个UI无相位误差超限）确认锁定，总锁定时间约45ns。
结果对比：优化后CDR锁定时间从200ns降至45ns，满足PCIe Gen5规范。代价是增加了约15%的模拟电路功耗和额外的锁定检测逻辑。
复盘经验：锁定加速的核心在于“频率粗捕获+相位细跟踪”的两步策略，而非单纯增大环路带宽。带宽过宽会导致锁定后抖动过大，影响误码率。
2.5 常见误区与设计复盘
误区一：忽略均衡器与CDR的耦合
许多设计者将均衡器和CDR视为独立模块，分别优化。实际上，DFE的抽头更新会改变信号波形，进而影响CDR的鉴相结果。若DFE收敛速度与CDR锁定速度不匹配，可能出现“锁定-失锁-再锁定”的振荡现象。
误区二：环路带宽设计过于保守
为了追求低抖动，将环路带宽设置得过窄（如<100kHz），导致锁定时间过长。在需要快速唤醒的应用（如PCIe L1子状态）中，这种设计无法满足时序要求。建议采用自适应带宽控制，根据链路状态动态调整。
误区三：忽略信道低频截止效应
AC耦合电容引起的基线漂移在长连“0”或“1”时尤为明显。若CDR的鉴相器采用过零检测方式，基线漂移会导致相位误差增大。设计时需在鉴相器前增加基线恢复电路，或采用数据加扰（Scrambling）避免长连图案。