4、常见SerDes协议概览：PCIe、USB、以太网（10G/25G/100G）、SATA、DisplayPort、HDMI、CPRI等协议特点与速率
在高速SerDes系统设计中，协议选择直接决定了物理层架构、编解码方式、链路训练流程以及系统级功耗与成本。不同协议虽然共享SerDes底层技术（如PAM4/NRZ、均衡器、CDR），但在数据链路层、事务层及电气规范上差异显著。本章系统梳理PCIe、USB、以太网、SATA、DisplayPort、HDMI、CPRI等主流协议的速率演进、编码机制、拓扑结构及典型应用场景，帮助工程师在SoC或FPGA设计中快速完成协议选型与多协议复用评估。
4.1 协议速率与编码机制核心原理
SerDes协议的本质是在物理层之上定义一套完整的链路管理规则，包括速率协商、编码方式、通道绑定、链路训练及错误处理。从底层看，所有协议都依赖差分信号对（Tx/Rx）进行高速串行传输，但不同协议在编码效率、前向纠错（FEC）和信号调制方式上差异显著。例如，PCIe Gen3采用128b/130b编码，编码开销仅1.5%，而USB 3.2仍沿用8b/10b编码，开销高达25%。这一差异直接导致相同物理速率下有效数据吞吐量的不同。
速率演进方面，PCIe从Gen1的2.5GT/s发展到Gen6的64GT/s（PAM4调制），以太网从10G NRZ演进到100G/400G PAM4，USB4则通过双通道（x2）实现40Gbps聚合速率。值得注意的是，协议速率并不等于实际带宽，还需扣除编码开销、协议头、流控及重传机制带来的损耗。例如，PCIe Gen4 x16理论带宽为64GB/s，但实际可用带宽通常只有理论值的80%~85%。
多协议可配置SerDes的核心挑战在于：不同协议对物理层参数（如发送端去加重、接收端均衡器、CDR带宽）的要求不同，且链路训练时序差异巨大。例如，PCIe要求严格的接收检测（Rx Detection）和链路训练状态机（LTSSM），而以太网则依赖自动协商（Auto-Negotiation）和链路码组同步。因此，可配置SerDes必须通过微码或固件方式动态切换PHY配置寄存器组，并支持协议相关的状态机迁移。
4.2 协议对比与选型判断方法
面对具体项目需求，工程师需要从速率、距离、拓扑、功耗和成本五个维度进行协议选型。下表汇总了主流SerDes协议的关键参数，可作为初步筛选的参考依据。
| 协议 | 单通道速率 | 编码方式 | 典型拓扑 | 最大传输距离 | 典型应用 |
|---|---|---|---|---|---|
| PCIe Gen4/5 | 16/32 GT/s | 128b/130b | 点对点（Root Complex↔Endpoint） | PCB走线<30cm | 服务器、AI加速卡、NVMe SSD |
| USB 3.2/4 | 10/20 Gbps | 8b/10b（3.2）、128b/132b（4） | 星型（Host↔Hub↔Device） | 线缆<3m | 外设扩展、视频采集、存储 |
| 10G/25G以太网 | 10.3125/25.78125 Gbps | 64b/66b | 点对点/交换网络 | 铜缆<5m，光模块可达40km | 数据中心、企业网络、5G承载 |
| 100G/400G以太网 | 25/50/100 Gbps/lane | RS-FEC（544,514） | 交换网络（多通道绑定） | 光模块2~80km | 核心路由器、云数据中心 |
| SATA 3.0/3.5 | 6/16 Gbps | 8b/10b | 点对点（Host↔Drive） | PCB走线<1m | 机械硬盘、SATA SSD |
| DisplayPort 2.0 | 8.1/20 Gbps/lane | 128b/132b | 点对点（Source↔Sink） | 线缆<3m | 显示器、VR头显、扩展坞 |
| HDMI 2.1 | 12 Gbps/lane | 16b/18b（FRL模式） | 点对点（Source↔Sink） | 线缆<5m | 电视、投影仪、游戏主机 |
| CPRI Option 10 | 24.3 Gbps | 8b/10b（低速率）/64b/66b（高速率） | 星型/链型（BBU↔RRU） | 光纤10~40km | 5G前传、分布式基站 |
选型判断流程建议遵循以下步骤：首先明确物理传输介质（PCB走线、铜缆、光纤）和最大距离；其次计算有效带宽需求（考虑编码开销和协议头）；然后评估拓扑复杂度（点对点、交换、多通道绑定）；最后结合功耗预算和BOM成本进行综合决策。例如，若项目需要连接外部存储且距离超过1米，SATA或USB是合理选择；若需板内高速互连且要求低延迟，PCIe则更具优势。
4.3 案例拆解：FPGA多协议SerDes切换设计
某通信设备厂商需要在一款FPGA平台上同时支持10G以太网和CPRI Option 7（9.8Gbps）两种模式，用于5G前传和回传的灵活部署。硬件约束为：使用Xilinx UltraScale+ GTH/GTY收发器，PCB走线长度约15cm，参考时钟为156.25MHz（可配置为CPRI所需的122.88MHz）。
初始现象与目标：FPGA逻辑需要在上电后根据外部拨码开关选择工作模式，且切换时间需小于100ms。初步测试发现，直接切换协议时链路无法建立，收发器PLL失锁，误码率高达10⁻³。
分析判断过程：通过抓取收发器状态寄存器发现，切换时GTY的TX/RX路径仍保留以太网的预加重和均衡参数，而CPRI要求不同的去加重系数。此外，参考时钟频率从156.25MHz切换至122.88MHz时，QPLL未重新锁定，导致CDR参考频率偏差超过协议允许范围。
实际操作步骤：
- 在FPGA逻辑中增加协议切换状态机，先关闭GTY的TX/RX模拟前端（RX_ANALOG_RESET和TX_DIGITAL_RESET），再切换参考时钟源（通过BUFG_GT或MMCM重新配置）。
- 重新初始化GTY的QPLL，等待lock信号拉高后再配置TX/RX路径的均衡参数。以太网模式使用TX_PRE_CURSOR=0、TX_POST_CURSOR=2；CPRI模式使用TX_PRE_CURSOR=1、TX_POST_CURSOR=1。
- 配置RX自适应均衡（LPM或DFE），以太网模式启用DFE（判决反馈均衡），CPRI模式使用LPM（线性端口模式）以降低功耗。
- 在PMA层完成复位后，加载对应的PCS逻辑：以太网使用64b/66b编解码和自动协商状态机，CPRI使用8b/10b编解码和固定速率模式。
结果对比：优化后协议切换时间从约500ms缩短至85ms，满足设计要求。链路建立后，以太网模式误码率<10⁻¹²，CPRI模式误码率<10⁻¹⁵，均符合协议规范。
风险与代价：切换过程中存在约20ms的链路中断窗口，对于需要无缝切换的运营商场景，需在系统层面增加业务保护机制（如双链路冗余）。此外，GTY的模拟前端参数在切换后需重新校准，增加了约5ms的启动时间。
复盘经验：多协议切换的关键在于“先模拟后数字”的复位顺序，即先复位PMA模拟电路，再复位PCS数字逻辑。同时，参考时钟切换必须与PLL重锁严格同步，否则CDR无法收敛。建议在FPGA设计中预留协议切换调试接口（如ILA监测GTY状态），便于现场排障。
4.4 常见误区与总结复盘
在多协议SerDes设计中，工程师常陷入以下误区：误区一：认为协议速率越高越好，忽略编码开销和功耗。例如，PCIe Gen5虽然速率翻倍，但功耗比Gen4增加约40%，且对PCB材料（如Megtron 6）和连接器要求苛刻，成本显著上升。误区二：混淆“线速率”与“有效带宽”。以100G以太网为例，4×25G NRZ的PCS层经过RS-FEC后，有效带宽仅约93Gbps，若未考虑FEC开销，带宽规划将出现严重偏差。误区三：忽视协议间的电气兼容性。部分可配置SerDes虽然支持多种协议，但引脚复用和电源域隔离设计不当，导致切换时串扰增大。
总结复盘时，建议建立协议切换验证矩阵，覆盖以下测试项：速率切换时间、PLL锁定时间、误码率（PRBS31）、抖动容限（JTOL）、扩频时钟兼容性及电源纹波抑制。同时，在系统层面预留协议自动检测功能（如PCIe的链路训练轮询、以太网的自动协商），可显著提升多协议设备的即插即用体验。