4、PCB叠层与阻抗设计：叠层结构对EMC的影响、参考平面设计、特性阻抗计算、常用叠层方案

4.1 叠层结构对EMC的影响——别小看这层“三明治”

做高速PCB设计这些年，我越来越觉得叠层设计就像做三明治。面包片（介质层）厚了薄了，夹心（铜箔）位置放不对，整个EMC性能就崩了。

叠层结构直接影响三个关键指标：

• 信号回流路径——回流电流走的路越长，辐射越大
• 层间耦合噪声——相邻层串扰，说白了就是信号串门
• 电源完整性——电源平面阻抗高了，纹波就压不住

我在一个10层板项目中遇到过，客户非要省成本用6层。结果DDR3跑800MHz时，辐射超标12dB。后来我坚持改成8层，加了两个完整地平面，问题直接解决。你想想看，叠层省下来的钱，还不够过EMC认证的补测费。

4.2 参考平面设计——地平面才是真正的“老大哥”

参考平面设计，我个人的习惯是：地平面优先，电源平面次之。

为什么？因为地平面是0V参考点，所有信号的回流电流最终都要回到地。电源平面虽然也能当参考，但它有噪声，而且不同电压域之间还有隔离问题。

这里有个避坑指南：我曾经在一个项目中，把高速信号层放在了两个电源平面之间。结果信号质量差得离谱，眼图都睁不开。后来发现，两个电源平面之间的谐振腔把信号耦合得一塌糊涂。

参考平面设计要点：

• 每个信号层至少有一侧是完整地平面
• 电源平面和地平面尽量靠近（间距≤4mil），形成低阻抗电容
• 避免参考平面被分割——分割线就是天线
• 差分信号的回流路径要连续，别跨分割

4.3 特性阻抗计算——不是算个数字那么简单

特性阻抗，说白了就是信号在传输线上“看到”的瞬时阻抗。50Ω是行业标准，但为什么是50Ω？嗯，这是历史遗留问题，也是功率传输和损耗的折中。

阻抗计算公式（微带线）：

Z0 = 87 / √(εr+1.41) * ln(5.98h / (0.8w + t))

其中：

• εr —— 介质相对介电常数
• h —— 介质厚度（mil）
• w —— 线宽（mil）
• t —— 铜厚（mil）

我记得刚入行时，用这个公式手算阻抗，算出来50.3Ω，觉得挺准。结果板厂反馈说实际做出来只有44Ω。为什么？因为忽略了阻焊层的影响。阻焊层的介电常数会把阻抗拉低3-5Ω。

常用阻抗目标值：

信号类型	单端阻抗	差分阻抗
DDR数据/地址	50Ω ±10%	100Ω ±10%
USB 2.0/3.0	—	90Ω ±15%
HDMI	—	100Ω ±15%
PCIe	—	85Ω ±15%
RF射频	50Ω ±5%	—

4.4 常用叠层方案——四层、六层、八层怎么选？

我按层数给大家梳理几个常用方案，都是我在项目中验证过的。

4.4.1 四层板方案（入门级）

四层板是最常见的高速板，成本适中。我建议的叠层：

Layer 1: 信号层（顶层）
Layer 2: 地平面（GND）
Layer 3: 电源平面（PWR）
Layer 4: 信号层（底层）

这个方案的好处是：顶层和底层都有完整参考平面。但要注意，电源平面和地平面距离较远（通常40-50mil），平面间阻抗高，电源噪声不好压。

4.4.2 六层板方案（进阶版）

六层板是我个人最常用的方案，性价比高：

Layer 1: 信号层（顶层）
Layer 2: 地平面（GND）
Layer 3: 信号层（内层）
Layer 4: 电源平面（PWR）
Layer 5: 地平面（GND）
Layer 6: 信号层（底层）

这个方案中，每个信号层都有相邻地平面。Layer 3和Layer 4之间可以走一些低速信号，但别走高速。我在一个千兆以太网项目中就用这个方案，EMC一次过。

4.4.3 八层板方案（高性能）

八层板适合DDR4/DDR5、PCIe Gen4以上等高速设计：

Layer 1: 信号层（顶层）
Layer 2: 地平面（GND）
Layer 3: 信号层（内层）
Layer 4: 地平面（GND）
Layer 5: 电源平面（PWR）
Layer 6: 信号层（内层）
Layer 7: 地平面（GND）
Layer 8: 信号层（底层）

这个方案有4个地平面，电源和地之间距离很近（约4mil），形成很好的去耦电容。我做过一个FPGA+DDR4的项目，用这个叠层，信号完整性非常好，眼图余量超过30%。

嗯，下一章我们聊聊过孔设计。过孔这东西，看着简单，其实坑特别多。到时候我给大家讲讲我在一个SATA项目中踩过的过孔坑。