2、高速信号基础：传输线理论、特性阻抗、时延、反射与振铃的物理本质
在PCB设计中，当信号边沿速率（上升时间）足够快时，普通的金属走线不能再被视为简单的“导线”，而必须被理解为一种具有分布参数的电磁传输结构——传输线。本章将从物理本质出发，厘清传输线理论、特性阻抗、时延、反射与振铃这五个核心概念之间的内在逻辑，并给出工程上的判断方法与处理策略。理解这些基础，是后续进行阻抗控制、端接匹配和布线拓扑设计的前提。
2.1 核心原理：从“导线”到“传输线”的认知跃迁
在低频或低速数字电路中，PCB走线两端的电压近似相等，电流在整个回路上瞬时建立，此时走线可视为理想导线。但当信号上升沿变陡（例如上升时间 tr 小于 1ns），信号在走线上传播时，走线自身的寄生电感、寄生电容开始显著影响信号行为。此时，走线不再是“短路”，而是一个具有分布参数的网络，即传输线。
传输线的核心物理特征在于：信号以电磁波的形式在介质中传播，其速度 v 由介质的有效介电常数 εeff 决定，公式为 v = c / √εeff（c 为光速）。信号每前进一段距离，都会对走线与回流平面之间的寄生电容充电，并在走线电感中建立电流。这种分布式的 L、C 参数共同决定了传输线的两个基本属性：特性阻抗 Z0 和传播时延 TD。
2.2 特性阻抗 Z0：传输线的“固有身份证”
特性阻抗 Z0 是传输线上行波电压与行波电流的比值，它仅由传输线的几何结构（线宽、线距、介质厚度）和材料特性（介电常数）决定，与走线长度无关。对于微带线（外层走线）和带状线（内层走线），其典型计算公式如下：
- 微带线（Microstrip）： Z0 ≈ (87 / √(εr+1.41)) × ln(5.98h / (0.8w + t))，其中 h 为介质厚度，w 为线宽，t 为铜厚。
- 带状线（Stripline）： Z0 ≈ (60 / √εr) × ln(4h / (0.67πw))，其中 h 为上下参考平面间距。
在高速接口（如 DDR、PCIe、USB 3.x）中，通常要求单端阻抗控制在 50Ω±10%，差分阻抗控制在 100Ω±10%。阻抗不连续会导致信号反射，进而引发振铃、过冲和误触发。
| 参数 | 微带线（外层） | 带状线（内层） | 工程影响 |
|---|---|---|---|
| 参考平面 | 单面参考（下方） | 双面参考（上下） | 带状线屏蔽性更好，但布线密度受限 |
| 传播速度 | 较快（εeff 较低） | 较慢（εeff 较高） | 影响时延匹配 |
| 串扰抑制 | 较差（暴露在空气中） | 较好（被平面包裹） | 高速敏感信号优先走内层 |
| 阻抗控制精度 | 受阻焊层影响 | 精度更高 | 严格阻抗要求时选带状线 |
2.3 时延 TD：信号在走线上的“飞行时间”
传播时延 TD 是信号从驱动端到达接收端所需的时间，计算公式为 TD = 走线长度 / 传播速度。在 PCB 设计中，时延不仅影响时序预算，还直接决定反射与振铃的形态。例如，DDR3 地址线要求等长布线，就是为了保证所有信号同时到达接收端，满足建立/保持时间。
时延的物理本质是电磁波在介质中的传播时间。对于 FR4 材料，内层走线的典型时延约为 180 ps/inch（约 7.1 inch/ns），外层微带线约为 140 ps/inch（约 8.5 inch/ns）。在布线时，工程师常通过蛇形走线来补偿时延差，但需注意蛇形走线的耦合效应，避免引入额外的串扰。
2.4 反射与振铃：阻抗不连续的“连锁反应”
当信号沿传输线传播时，若遇到阻抗不连续点（如走线宽度变化、过孔、连接器、接收端输入阻抗与 Z0 不匹配），一部分能量会被反射回源端，另一部分继续向前传播。反射系数 Γ 定义为反射电压与入射电压之比：Γ = (ZL - Z0) / (ZL + Z0)。
振铃是反射的多次叠加效应。信号在驱动端（源阻抗 Rs）和接收端（负载阻抗 ZL）之间来回反射，每次反射都会在接收端产生电压阶跃，叠加后形成过冲（Overshoot）、下冲（Undershoot）和振荡（Ringing）。振铃的幅度和持续时间取决于反射系数的大小和传输线时延。
2.5 案例拆解：DDR3 地址线振铃问题的定位与解决
背景与约束： 某通信产品使用 DDR3-1600 内存，PCB 为 8 层板，地址线走内层带状线，目标阻抗 50Ω±10%。在原型测试时，发现地址线在读写切换时出现偶发数据错误，示波器测量发现接收端（内存颗粒）波形存在明显振铃，过冲幅度达到 VDD+0.45V。
初始现象与关键参数： 示波器实测地址线上升时间 tr = 0.8ns，走线长度约 3.2 inch（内层），单程时延 TD ≈ 3.2 × 180ps = 576ps，2×TD ≈ 1.15ns。由于 tr (0.8ns) < 2×TD (1.15ns)，该走线处于传输线临界区，必须进行阻抗匹配。
分析判断过程： 检查 PCB 叠层和阻抗计算报告，发现地址线参考平面不连续——走线在换层处跨越了一个被分割的地平面（由于电源分割导致）。该不连续点产生局部阻抗突变（估算 Z0 从 50Ω 跳变至 85Ω），反射系数 Γ ≈ (85-50)/(85+50) ≈ 0.21。信号在该点反射，并在源端（驱动芯片输出阻抗约 17Ω）和接收端（内存输入阻抗较高，约 1kΩ）之间多次反射，形成振铃。
实际操作步骤：
- 在驱动端（CPU 内存控制器）串联 22Ω 电阻，使源端阻抗 Rs + R = 17 + 22 = 39Ω，接近 Z0（50Ω），降低源端反射系数。
- 在接收端（内存颗粒）并联 50Ω 电阻到 VTT（端接电压），使负载阻抗匹配 Z0，消除接收端反射。
- 优化 PCB 布线：将地址线换层区域的地平面分割去除，确保参考平面连续，并在换层过孔旁添加回流地过孔。
结果对比： 修改后，示波器实测接收端波形过冲从 VDD+0.45V 降至 VDD+0.15V，振铃幅度从 ±0.3V 降至 ±0.08V，数据错误率从 10⁻⁶ 降至 0。代价是增加了 22Ω 串联电阻和 50Ω 端接电阻，PCB 面积增加约 5%，但信号质量显著提升。
复盘经验： 高速布线必须提前规划参考平面完整性，避免在敏感信号下方分割平面。源端串联电阻是成本最低的振铃抑制手段，但需注意其带来的信号幅度衰减（约 20%~30%），需确认接收端输入阈值裕量。
2.6 常见误区与总结复盘
| 误区 | 错误认知 | 正确理解 |
|---|---|---|
| 误区一 | 走线短就不需要匹配 | 判断标准是 tr 与 2×TD 的关系，而非长度 |
| 误区二 | 特性阻抗与走线长度有关 | Z0 仅由几何和材料决定，与长度无关 |
| 误区三 | 振铃是接收端问题 | 振铃是源端和接收端阻抗不匹配共同作用的结果 |
| 误区四 | 端接电阻越大越好 | 端接需匹配 Z0，过大或过小都会引入新的反射 |
本章的核心逻辑可归纳为：信号边沿速率决定了是否进入传输线领域；特性阻抗是传输线的固有属性，决定了反射系数；时延决定了反射的叠加时机；反射与振铃是阻抗不连续的宏观表现。在工程实践中，优先保证参考平面连续、控制走线阻抗、合理选择端接策略，是解决高速信号质量问题的三大支柱。