2、高速接口基础：常见高速接口标准（PCIe、USB、HDMI、DP、Ethernet等）的电气特性与信号完整性基础
高速接口的测试与调试，本质上是对“发射端（TX）信号质量”与“接收端（RX）容忍能力”的量化评估。无论是PCIe、USB、HDMI、DP还是Ethernet，其物理层电气特性都遵循相似的信号完整性（SI）底层逻辑：差分传输、阻抗匹配、眼图模板、抖动预算与去加重/均衡补偿。理解这些接口的共性基础与差异化参数，是进行眼图测试与合规性调试的前提。本章将梳理主流高速接口的电气架构、关键信号完整性指标，并建立一套从“标准条文”到“示波器实测”的映射方法。
上图展示了高速接口测试的核心逻辑：不同协议标准（PCIe、USB、HDMI、DP、Ethernet）虽然速率、编码和连接器形态各异，但物理层测试的落脚点高度一致——差分信号质量与信道完整性。下面从电气特性、信号完整性机制、测试映射三个维度展开。
2.1 核心原理：差分信号与电气参数定义
所有现代高速接口均采用差分信号传输，即用一对等幅、反相的信号（P/N）表示一个逻辑电平。差分架构的优势在于抗共模噪声、抑制地弹、降低电磁辐射（EMI）。以PCIe为例，其TX差分电压摆幅典型值为800~1200mV（峰峰值），而USB 3.2的差分摆幅约为600~1200mV。测试时，示波器通过差分探头或直接接入差分通道，测量的是Vdiff = Vp - Vn。
关键电气参数包括：
- 差分阻抗（Zdiff）：PCIe/HDMI/DP为100Ω±10%，USB3.x/4为85Ω±10%。阻抗不连续会导致反射，表现为眼图上的回波和振铃。
- 上升时间（Tr）：通常定义为20%~80%或10%~90%的跳变时间。PCIe 5.0的Tr典型值约20ps，直接影响眼图开启宽度。
- 共模电压（Vcm）：差分对中点的平均电压，接收端依赖其建立偏置点。Vcm漂移会导致接收灵敏度下降。
- 去加重（De-emphasis）与均衡（EQ）：TX端通过去加重衰减低频分量，RX端通过CTLE/DFE补偿信道损耗，两者共同维持眼图张开。
2.2 判断方法：从标准参数到实测眼图模板
合规性测试的核心是“模板测试”（Mask Test）。每种协议在规范中定义了眼图模板，规定了眼高、眼宽、抖动峰值等禁区。测试流程通常如下：
- 建立测试环境：使用合规的测试夹具（如PCIe CEM夹具、USB Type-C测试夹具），连接被测设备（DUT）与示波器。
- 配置示波器：设置采样率（至少为信号速率10倍）、带宽、触发电平（通常为差分电压的50%）。
- 捕获波形：采集至少100万个UI（Unit Interval，单位间隔）的数据，确保抖动统计的置信度。
- 生成眼图：以时钟恢复（CDR）后的时钟为基准，将波形按UI叠加显示。
- 模板比对：将协议规定的模板（如PCIe 5.0的TX Mask）叠加到眼图上，检查是否有任何采样点落入模板禁区。
下表对比了主流接口的关键电气参数与测试带宽要求：
| 接口标准 | 单通道速率 | 差分阻抗 | 编码方式 | 典型眼高（mV） | 推荐测试带宽 |
|---|---|---|---|---|---|
| PCIe 5.0 | 32 GT/s | 100Ω | 128b/130b | ≥ 400 | ≥ 100 GHz |
| USB 3.2 Gen2 | 10 Gbps | 85Ω | 128b/132b | ≥ 300 | ≥ 33 GHz |
| HDMI 2.1 | 12 Gbps | 100Ω | 16b/18b | ≥ 350 | ≥ 40 GHz |
| DisplayPort 2.1 | 20 Gbps (UHBR20) | 100Ω | 128b/132b | ≥ 250 | ≥ 60 GHz |
| 100G Ethernet (PAM4) | 53.125 Gbaud | 90Ω | PAM4 + RS-FEC | 眼高为三眼叠加 | ≥ 160 GHz |
2.3 案例拆解：PCIe 5.0 TX眼图测试与阻抗失配排查
背景与约束：某服务器主板项目，PCIe 5.0链路在实验室测试时发现TX眼图模板违规，表现为眼高偏低且眼图交叉点明显上移。板卡设计为8层板，PCIe走线长度约8英寸，表层微带线设计，参考层为GND。
初始现象与数据：使用实时示波器（带宽110GHz）配合PCIe CEM夹具测试，测得眼高仅320mV（规范要求≥400mV），眼宽为0.42UI（规范要求≥0.5UI）。进一步观察发现，差分波形在上升沿后存在明显的负向振铃，幅度约150mV。
分析判断过程：首先排除TX芯片驱动能力问题（已确认芯片配置为最大摆幅）。随后检查PCB走线阻抗，使用TDR（时域反射计）测试发现，在连接器附近的过孔区域阻抗降至82Ω，而走线主体为98Ω。该阻抗不连续点导致反射，反射波叠加在原始信号上，降低了有效眼高并引入振铃。
实际操作步骤：
- 使用TDR定位阻抗突变点，确认位于PCIe连接器焊盘与过孔交接处。
- 检查PCB叠层设计，发现该区域参考层被电源分割，导致回流路径不连续。
- 修改设计：在过孔区域增加GND过孔阵列（每对差分信号周围增加4个GND过孔），并优化焊盘反焊盘尺寸，将阻抗控制在95~100Ω。
- 重新打样验证，TDR测试显示阻抗波动控制在±5%以内。
结果对比：修改后，眼高提升至480mV，眼宽恢复至0.58UI，模板裕量增加约25%。同时，链路误码率（BER）从1E-9改善至1E-12以下。
风险与代价：增加GND过孔会占用布线空间，且需要额外打样周期。但相比后期量产阶段的信号失效，此代价可控。
2.4 常见误区与总结复盘
误区一：认为眼图测试只与TX芯片有关。实际上，信道中的任何不连续（过孔、连接器、走线拐角）都会影响最终眼图。合规性测试应包含“TX+信道+夹具”的整体评估。
误区二：忽略共模噪声的影响。差分测试虽然抑制共模，但过大的共模噪声（如来自开关电源的干扰）会压缩接收端的动态范围。测试时应同时监测Vcm的峰峰值，通常要求小于50mV。
误区三：混淆NRZ与PAM4的眼图判定。PAM4信号具有三个眼图（上、中、下），其眼高定义与NRZ不同，且对线性度要求更高。若使用NRZ模板去套PAM4信号，必然误判。
误区四：时钟恢复设置不当。不同协议对CDR的环路带宽有明确要求（如PCIe 5.0要求CDR带宽为10MHz）。若示波器CDR设置过宽，会吸收部分低频抖动，导致眼图偏乐观。
总结复盘：高速接口测试的本质是“标准-设计-测量”的闭环。工程师应首先理解协议规范中的电气参数定义，其次掌握示波器、TDR、VNA等仪器的测量原理，最后结合PCB设计中的阻抗、损耗、串扰等实际因素进行综合判断。建议在项目早期就进行信号完整性仿真，预判潜在风险，避免后期反复改板。