2、信号完整性基础：传输线理论、特性阻抗、反射与振铃
高速数字系统的设计瓶颈早已从逻辑功能转向了物理层信号质量。当信号边沿速率（Tr/Tf）不断压缩，PCB走线不再是一根简单的“导线”，而必须被视为具有分布参数的传输线。本章围绕传输线理论、特性阻抗、反射与振铃四个核心概念展开，帮助工程师建立从“看原理图”到“看波形”的思维转换。理解这些基础，是后续进行端接匹配、拓扑优化和调试测量的前提。
2.1 核心原理：从集总参数到分布参数
传统低频电路分析中，导线被视为零电阻、零延迟的理想连接。但当信号边沿的等效频率（F_knee ≈ 0.35/Tr）足够高，走线长度 l 与信号波长 λ 可比拟时（通常 l > λ/10），导线上各点的电压和电流不再相同，必须采用分布参数模型。此时，每一小段走线都具有寄生电感 L'、寄生电容 C'、串联电阻 R' 和并联电导 G'，构成一条由无数微元组成的传输线。
传输线的核心行为由两个参数描述：特性阻抗 Z0 和 传播延迟 TD。Z0 定义为传输线上行波电压与电流之比，即 Z0 = √(L'/C')，它仅取决于走线的几何结构（线宽、线距、介质厚度）和材料介电常数，与走线长度无关。TD 则代表信号从源端传播到负载端所需的时间，TD = √(L'·C')。对于 FR4 板材的 50Ω 微带线，典型 TD 约为 1.5~1.8 ns/inch（约 0.6~0.7 ns/cm）。
2.2 反射与振铃的机理
当信号沿传输线传播，遇到阻抗不连续点（如走线宽度变化、过孔、连接器、接收端输入阻抗）时，一部分能量被反射回源端，一部分继续向前传播。反射系数 Γ 定义为反射电压与入射电压之比：Γ = (ZL - Z0) / (ZL + Z0)。当 ZL = Z0 时，Γ=0，无反射；当 ZL = ∞（开路）时，Γ=+1，全反射且极性相同；当 ZL = 0（短路）时，Γ=-1，全反射且极性相反。
振铃是反射波在源端和负载端之间多次往返叠加的结果。当源端阻抗 Rs 与传输线 Z0 不匹配，且负载端也不匹配时，信号在两端之间来回反弹，每次反射都叠加到原有波形上，形成过冲、下冲和振荡。振铃的幅度和持续时间取决于反射系数的大小和传输线延迟。欠阻尼系统（Rs < Z0 且 ZL > Z0）会产生明显的过冲和振铃；过阻尼系统（Rs > Z0）则表现为上升沿变缓、幅度不足。
| 阻抗关系 | 反射系数 Γ | 波形表现 | 典型场景 |
|---|---|---|---|
| ZL = Z0 | 0 | 无反射，波形干净 | 终端并联 50Ω 匹配 |
| ZL = ∞ (开路) | +1 | 过冲，电压翻倍 | 未接负载的接收端 |
| ZL = 0 (短路) | -1 | 下冲，电压反相 | 对地短路故障 |
| Rs < Z0, ZL > Z0 | 两端均非零 | 振铃、过冲/下冲 | CMOS 驱动直连长走线 |
2.3 判断方法与操作流程
在实际调试中，工程师需要快速判断反射和振铃是否成为问题，并定位根因。推荐以下四步排查流程：
- 估算临界长度：根据信号 Tr 和板材 TD，计算 l_crit = Tr / (6·TD)。若走线长度超过该值，则进入下一步分析。
- 测量阻抗曲线：使用 TDR（时域反射计）测量走线阻抗，观察沿线的阻抗突变点。TDR 波形中的上升沿或下降沿对应阻抗增大或减小，可以精确定位过孔、连接器、线宽变化等不连续位置。
- 观察波形：在接收端用高带宽示波器（带宽 > 5×F_knee）测量波形，记录过冲百分比、振铃频率和持续时间。若过冲超过 20% 或振铃幅度超过阈值的 10%，则需要处理。
- 仿真验证：使用 SI 仿真工具（如 HyperLynx、ADS、SiSoft）建立拓扑模型，扫描端接电阻值，找到最优匹配方案。
2.4 案例拆解：DDR3 地址线振铃调试
背景与约束：某产品使用 DDR3-1600 内存，地址线工作频率 800MHz，信号 Tr≈0.3ns。PCB 为 6 层板，FR4 材质，地址线走线长度约 2.5 英寸，走线阻抗设计为 50Ω ±10%。初始方案中，驱动端（CPU 内存控制器）输出阻抗约 34Ω，接收端（DDR3 颗粒）输入阻抗较高（约 1kΩ 以上），未做任何端接。
初始现象：系统在高温环境下偶发地址错误，使用示波器在 DDR3 颗粒端测量地址信号，发现过冲达 1.2V（VDDQ=1.5V，过冲 80%），振铃频率约 800MHz，持续约 3ns，导致信号在阈值附近多次穿越，产生误触发。
分析判断：根据公式计算，Tr=0.3ns，TD≈1.6ns/inch，临界长度 l_crit = 0.3 / (6×1.6) ≈ 0.03 inch，远小于实际走线 2.5 英寸，必须按传输线处理。驱动端 Rs=34Ω 与 Z0=50Ω 不匹配（Γs = (34-50)/(34+50) = -0.19），接收端开路（ΓL = +1），信号在两端多次反射，形成严重振铃。
实际操作步骤：
- 在驱动端串联 16Ω 电阻（使 Rs+Rs_ext = 34+16 = 50Ω），实现源端匹配。
- 在接收端并联 50Ω 电阻到 VTT（1.5V/2 = 0.75V）的端接电源，实现终端匹配。
- 重新测量波形，过冲降至 5% 以内，振铃消失，信号单调性良好。
结果对比：修改前，地址信号在 0.75V 阈值附近振荡 3ns；修改后，信号在 0.75V 处单调穿越，建立时间缩短至 0.5ns。系统高温测试通过，误码率从 1e-6 降至 1e-12 以下。
风险与代价：源端串联电阻增加了约 0.5ns 的延迟（RC 延迟），终端并联电阻增加了直流功耗（每根线约 15mW）。对于地址线数量较多（如 16 根）的情况，总功耗增加约 240mW，需评估电源余量。
复盘经验：DDR3 地址线属于单端信号，必须同时考虑源端和终端匹配。源端匹配适合点对点拓扑，终端匹配适合多负载（如 Fly-by 拓扑）。在成本允许时，优先使用带 ODT（片内端接）的 DDR3 颗粒，可减少外部电阻。
2.5 常见误区与总结复盘
- 误区一：认为特性阻抗与线长有关。实际上 Z0 只取决于横截面几何和材料，线长只影响延迟和损耗。
- 误区二：所有信号都需要 50Ω 匹配。对于点对点短走线（l < l_crit），无需匹配；对于时钟等高速信号，需根据拓扑选择端接方式。
- 误区三：振铃只靠加大驱动能力解决。增大驱动电流会加剧过冲，正确做法是匹配阻抗或降低边沿速率。
- 误区四：忽略返回路径。传输线的返回电流必须紧贴信号走线（参考平面），一旦参考平面被分割，阻抗突变和辐射会急剧恶化。
总结本章，传输线理论是信号完整性的基石。工程师需要牢记三个关键数字：特性阻抗 Z0、传播延迟 TD、反射系数 Γ。在实际设计中，先判断是否进入传输线区域，再通过 TDR 和示波器验证阻抗连续性和波形质量，最后选择合适的端接方案。反射和振铃并非不可控，只要遵循“阻抗连续、路径完整、端接匹配”三大原则，绝大多数信号质量问题都能在原理图阶段被规避。