3、频率合成器概述：频率合成器的类型、性能指标及选型原则
频率合成器是锁相环技术最核心的工程应用载体，其任务是从一个高稳定度的参考频率源（通常为温补晶振TCXO或恒温晶振OCXO）出发，通过频率运算产生一系列离散的、具有同等稳定度的输出频率。在雷达、通信、测试测量与卫星导航系统中，频率合成器直接决定了本振信号的纯净度、跳频速度和频率分辨率。本章从工程选型视角出发，系统梳理频率合成器的三大类型——直接模拟式（DAS）、直接数字式（DDS）和间接式（PLL），深入解析其核心性能指标，并给出可落地的选型决策方法。
上图给出了三类频率合成器的核心特征与选型决策路径。直接模拟式以混频、倍频和滤波为基本运算，直接数字式以相位累加和数模转换为基本运算，间接式则以锁相环负反馈为基本机制。三类架构在频率范围、切换速度、相位噪声和杂散性能上各有优劣，实际工程中常采用混合架构（如DDS激励PLL、PLL内插DDS）来扬长避短。下面逐一展开分析。
3.1 频率合成器的三大类型
3.1.1 直接模拟式频率合成器（DAS）
核心原理：直接模拟式频率合成器通过混频器、倍频器、分频器和滤波器对参考频率进行算术运算（加、减、乘、除），直接产生所需输出频率。例如，参考频率为100 MHz，通过倍频器×3得到300 MHz，再与另一个100 MHz信号混频取差频得到200 MHz。其本质是频率域的代数运算，不涉及任何反馈环路。
工程特点：DAS的突出优势是切换速度极快（可达纳秒级）且相位噪声极低（因为输出频率直接由参考频率运算而来，没有环路滤波器的低通效应）。但其代价是硬件复杂度高——每增加一个输出频率点，就需要增加相应的混频器和滤波器组合，导致体积、功耗和成本急剧上升。此外，混频器产生的组合频率分量（如f1±f2、2f1±f2等）需要多级滤波器抑制，杂散抑制难度大。
3.1.2 直接数字式频率合成器（DDS）
核心原理：DDS基于奈奎斯特采样定理和相位累加原理。其核心是一个N位相位累加器，每个时钟周期累加一个频率控制字（FTW），累加器的输出作为正弦查找表（LUT）的地址，查表得到正弦波的幅度数字量，再经DAC转换为模拟信号。输出频率fout = (FTW × fclk) / 2N，其中fclk为DDS工作时钟，N为累加器位数。
性能优势：DDS的频率分辨率极高，当N=32、fclk=1 GHz时，分辨率可达0.23 Hz；切换速度同样为纳秒级，且切换时相位连续，不会产生频率跳变时的相位中断。DDS的相位噪声性能优异，近载波相位噪声主要由参考时钟决定，远载波噪声则受DAC量化噪声影响。
固有缺陷：DDS的最大问题是杂散（Spurious）较大。杂散来源包括相位截断误差、幅度量化误差和DAC非线性。其中相位截断是主要杂散源——当N位累加器只有高M位用于寻址时，低N-M位被截断，产生周期性误差，在频谱上表现为离散杂散。此外，DDS输出频率受限于奈奎斯特带宽，实际可用频率通常不超过fclk/3，限制了其在微波频段的应用。
3.1.3 间接式频率合成器（PLL）
核心原理：间接式频率合成器基于锁相环负反馈原理。压控振荡器（VCO）的输出经N分频后与参考频率fref在鉴相器（PFD）中进行相位比较，产生的误差信号经环路滤波器（LF）滤波后控制VCO的调谐电压，使VCO输出频率锁定在N×fref。环路带宽决定了锁定时间和相位噪声的过渡特性。
性能特征：PLL的频率范围极宽，现代集成PLL芯片（如ADI的HMC833、TI的LMX2594）可覆盖10 MHz至20 GHz；频率分辨率由参考频率和分频比决定，通常为kHz~MHz量级；切换速度受环路带宽限制，典型值为10~100 μs（快速锁定模式可缩短至数μs）。相位噪声在环路带宽内由参考频率和鉴相器底噪决定（20logN恶化），带宽外由VCO自由振荡噪声决定。
| 对比维度 | 直接模拟式 (DAS) | 直接数字式 (DDS) | 间接式 (PLL) |
|---|---|---|---|
| 频率范围 | 受限于混频器/倍频器 | ≤0.4×fclk（通常<3 GHz） | 极宽（可达20 GHz+） |
| 频率分辨率 | 由参考频率步进决定 | 极高（μHz级） | 由fref/N决定（kHz级） |
| 切换速度 | 纳秒级 | 纳秒级（相位连续） | 微秒~毫秒级 |
| 相位噪声 | 极低（无环路恶化） | 近载波优，远载波受DAC限制 | 带内20logN恶化，带外由VCO决定 |
| 杂散抑制 | 需多级滤波，难度大 | 杂散较大，需外部滤波 | 杂散较小，但存在参考杂散 |
| 体积/功耗/成本 | 高 | 中 | 低 |
3.2 频率合成器核心性能指标
3.2.1 频率范围与频率分辨率
频率范围指合成器能够输出的最低至最高频率的连续覆盖区间。对于PLL，频率范围由VCO调谐范围和分频比共同决定；对于DDS，则受限于DAC的采样率和奈奎斯特带宽。频率分辨率指两个相邻输出频率之间的最小间隔。DDS的分辨率由累加器位数决定，可做到极细；PLL的分辨率则受限于参考频率和分频比，通常需要小数分频（Fractional-N）技术来细化步进。
工程判断方法：在系统设计初期，应首先明确所需的最低和最高频率、频率步进以及跳频点数。若步进小于1 kHz且频率范围宽，纯PLL方案难以实现，需考虑DDS+PLL混合架构；若步进大于100 kHz且频率范围在GHz级，整数分频PLL即可满足。
3.2.2 切换速度
切换速度定义为从一个频率切换到另一个频率并达到稳定（通常指相位误差进入±1°或频率误差进入±1 ppm）所需的时间。DAS和DDS的切换速度在纳秒级，但DDS切换时相位连续，不会产生频率过冲；PLL的切换速度由环路带宽决定，带宽越宽锁定越快，但会恶化带内相位噪声和参考杂散抑制。
3.2.3 相位噪声
相位噪声是频率合成器最重要的指标之一，定义为偏离载波foffset处1 Hz带宽内的噪声功率与载波功率之比，单位为dBc/Hz。PLL的带内相位噪声可近似表示为：
PN_inband = PN_pfd + 10log(f_pfd) + 20log(N)其中PN_pfd为鉴相器底噪（典型值-220~-230 dBc/Hz），f_pfd为鉴相频率，N为分频比。可见，分频比N每增大10倍，带内相位噪声恶化20 dB。因此，在满足频率步进的前提下，应尽量提高鉴相频率、减小分频比。
相位噪声预算方法：在系统设计时，需将接收机或发射机的整体相位噪声指标分解到本振链路。例如，一个5.8 GHz通信系统要求偏离载波10 kHz处相位噪声优于-100 dBc/Hz，若采用PLL方案，f_pfd=100 MHz、N=58，则带内PN = -225 + 80 + 35.3 = -109.7 dBc/Hz，满足要求。若N增大至580（f_pfd=10 MHz），则带内PN恶化至-89.7 dBc/Hz，不满足要求，需重新设计。
3.3 选型原则与实战案例
3.3.1 选型决策流程
- 明确系统需求：列出频率范围、步进、切换时间、相位噪声、杂散抑制、功耗和成本约束。
- 初步架构选择：若步进极细（<1 kHz）且频率<3 GHz，优先考虑DDS；若频率>3 GHz且步进>100 kHz，优先考虑PLL；若两者兼有，采用DDS+PLL混合。
- 细化器件选型：根据频率范围选择VCO或集成PLL芯片，根据相位噪声预算确定鉴相频率和分频比，根据切换速度要求确定环路带宽。
- 仿真验证：使用ADIsimPLL或TI PLLatinum工具进行相位噪声和锁定时间仿真，确认满足指标。
- 实物测试与迭代：制作原型板，用频谱仪测相位噪声和杂散，用信号源分析仪测切换时间，根据测试结果调整环路滤波器参数。
3.3.2 案例：5.8 GHz跳频本振设计
背景与约束：某Wi-Fi 6E测试仪表需要产生5.170~5.850 GHz的本振信号，频率步进1 MHz，跳频时间<50 μs，偏离载波100 kHz处相位噪声优于-95 dBc/Hz，杂散抑制优于-60 dBc。功耗预算<1.5 W，成本敏感。
方案分析：若采用纯PLL方案，f_pfd=1 MHz、N=5170~5850，带内PN = -225 + 60 + 20log(5500) ≈ -225+60+74.8 = -90.2 dBc/Hz，不满足-95 dBc/Hz要求。若采用DDS+PLL混合方案，DDS产生100~200 MHz的细步进信号，PLL将其倍频至5.8 GHz，但倍频会恶化相位噪声20log(58)≈35 dB，同样难以满足。
最终方案：采用小数分频PLL，f_pfd=100 MHz，N=51.7~58.5（小数分频），带内PN = -225 + 80 + 20log(55) ≈ -225+80+34.8 = -110.2 dBc/Hz，满足-95 dBc/Hz要求。环路带宽设为500 kHz，锁定时间约20 μs（快速锁定模式）。选用TI LMX2594，其集成VCO覆盖5.3~14 GHz，通过分频器输出5.17~5.85 GHz。环路滤波器采用三阶无源结构，相位裕度50°。
测试结果：实测相位噪声在100 kHz偏移处为-102 dBc/Hz，优于指标7 dB；跳频时间18 μs；杂散抑制-65 dBc。功耗1.2 W。成本约8美元（芯片+外围）。
3.3.3 常见误区与总结
- 误区一：盲目追求高鉴相频率。虽然提高f_pfd可降低N、改善相位噪声，但过高的f_pfd会使小数分频的量化杂散增大，且对参考源噪声更敏感。一般建议f_pfd不超过100 MHz。
- 误区二：忽略VCO调谐灵敏度对噪声的影响。高Kvco的VCO对电源噪声和调谐电压纹波更敏感，可能导致相位噪声恶化。应选择Kvco适中的VCO，并在调谐端增加RC滤波。
- 误区三：将DDS输出直接作为发射本振。DDS的杂散在宽带应用中难以满足频谱模板要求，通常需要经过PLL滤波或使用窄带滤波器。
- 误区四：不进行相位噪声预算分配。系统级指标必须分解到每个模块，否则可能出现本振噪声淹没接收机灵敏度的问题。
总结：频率合成器选型的本质是在频率范围、分辨率、切换速度、相位噪声、杂散、功耗和成本之间寻找最优平衡点。DAS适合极高速极低噪声场景，DDS适合细步进快速切换场景，PLL适合宽带高频场景。现代工程中，混合架构（DDS+PLL、DAS+PLL）是解决复杂需求的主流方案。设计者应熟练掌握各类架构的噪声模型和权衡关系，结合仿真工具和实测迭代，才能设计出满足系统指标的高性能频率合成器。