📚 课程目录第4章数字信号处理基础（FPGA视角）

4、数字信号处理基础（FPGA视角）：采样定理、量化噪声、数字下变频（DDC）、数字上变频（DUC）、多速率信号处理（抽取与插值）的FPGA实现要点

软件无线电（SDR）的核心思想是尽可能在数字域完成信号的调理、变频和调制解调。对于FPGA工程师而言，数字信号处理（DSP）不再是纯粹的数学公式推导，而是需要将抽象的采样定理、量化模型和多速率变换映射为具体的硬件架构、位宽策略和时钟约束。本章从FPGA实现的角度出发，深入剖析采样定理的工程边界、量化噪声的预算方法、DDC/DUC的典型架构以及抽取与插值的硬件设计要点，帮助读者建立从理论到RTL代码的完整桥梁。

4.1 采样定理的工程边界与FPGA时钟规划

奈奎斯特采样定理指出，为了无失真地恢复模拟信号，采样频率必须大于信号最高频率的两倍。但在FPGA工程中，我们更关注的是带通采样和过采样的实际应用。对于软件无线电系统，射频信号往往先经过模拟下变频至中频（IF），再由ADC以远高于信号带宽的速率采样。此时，采样定理的约束条件从“最高频率”转变为“信号带宽”，即Fs ≥ 2×BW，且采样后的频谱搬移不能发生混叠。

在FPGA时钟规划中，采样时钟不仅决定了ADC的数据速率，还直接影响了后续DDC/DUC的时钟域划分。例如，一个中频为70MHz、带宽为20MHz的WCDMA信号，若采用Fs=80MHz采样，则信号频谱会落在第一奈奎斯特区内，但镜像分量会出现在10MHz~30MHz处，需要数字滤波器进行抑制。FPGA工程师必须确保ADC采样时钟的抖动（Jitter）足够小，因为时钟抖动会直接转化为采样噪声，降低SNR。对于14位ADC，若要求SNR≥70dB，时钟抖动通常需控制在1ps RMS以内。

参数	理论值	工程建议	FPGA实现影响
采样率 Fs	Fs ≥ 2×BW	留10%~20%裕量	决定时钟频率与数据位宽
抗混叠滤波器	理想低通	过渡带≥10% Fs	模拟滤波器阶数降低，数字滤波补偿
时钟抖动	0	< 1ps RMS（14bit）	影响ADC SNR，需使用低抖动时钟芯片
过采样率 OSR	1（临界）	4~8（典型）	换取处理增益，降低抗混叠要求

经验提醒：在FPGA中实现带通采样时，务必在仿真阶段验证频谱搬移后的信号位置。使用Xilinx System Generator或MATLAB/Simulink联合仿真，可以直观地观察混叠效应。实际工程中，建议在ADC之后立即加入一个数字低通滤波器（即使只是简单的FIR），以抑制带外噪声和镜像分量，避免后续DDC处理时产生不必要的杂散。

4.2 量化噪声分析与位宽预算策略

量化噪声是ADC固有的特性，其理论信噪比SNR = 6.02N + 1.76 dB（其中N为ADC位数）。但在FPGA内部，每一次乘法、加法运算都会引入新的量化误差。如果位宽处理不当，噪声会逐级累积，最终导致系统SNR远低于ADC的理论值。因此，位宽预算（Bit-Width Budget）是FPGA DSP设计中最关键的步骤之一。

以DDC链路为例，假设ADC输出为14位，NCO混频器输出通常需要18位（因为乘法器输出位宽为输入位宽之和），CIC滤波器每级积分器需要增加log2(D)位（D为抽取倍数），FIR滤波器输出可能需要24位或更高。如果每一级都保留足够的整数位以防止溢出，同时在小数部分保留足够的精度，那么最终输出可以截断至16位或24位，但截断操作必须配合噪声整形或抖动（Dither）技术，避免产生可感知的杂散。

// 位宽预算示例（Verilog伪代码）
// ADC输出: 14-bit signed
// NCO输出: 16-bit signed
// 混频器输出: 14+16 = 30-bit (需截断至24-bit)
// CIC积分器: 24 + log2(32) = 29-bit (D=32)
// CIC梳状器: 29-bit
// FIR输出: 29 + 12 = 41-bit (系数12-bit)
// 最终输出: 截断至16-bit，并加入LFSR抖动

风险提示：不要盲目追求高位数。FPGA的DSP Slice资源有限，过高的位宽会消耗大量逻辑和布线资源，降低最高工作频率。合理的做法是：先进行浮点仿真确定所需SNR，再根据SNR反推各级最小位宽，最后增加2~3位安全裕量。同时，在截断处使用舍入（Round）而非截断（Truncate），可以显著降低直流偏置。

4.3 数字下变频（DDC）的FPGA架构与实现

DDC是软件无线电接收机的核心，其功能是将中频或射频信号搬移到基带，并降低数据速率以便后续解调。典型DDC架构包括：NCO（数控振荡器）+ 混频器、CIC抽取滤波器、FIR补偿滤波器。在FPGA中，NCO通常使用DDS（直接数字频率合成）技术，通过相位累加器产生正弦/余弦查找表地址，输出正交本振信号。

DDC的FPGA实现要点如下：

NCO设计：频率分辨率由累加器位宽决定，例如32位累加器在100MHz时钟下频率分辨率约为0.023Hz。相位截断会引入杂散，通常需要加入抖动或采用泰勒级数校正。
CIC滤波器：CIC无需乘法器，仅由积分器和梳状器组成，适合大倍数抽取。但CIC的通带衰减较大，需要在后级级联FIR滤波器进行补偿。
多相FIR：当抽取倍数较小时（如2倍或4倍），可采用多相结构，将滤波器系数分解为多个子滤波器，并行处理，降低时钟频率要求。

案例拆解：某LTE接收机DDC设计，输入中频信号为140MHz，带宽20MHz，ADC采样率Fs=122.88MHz（带通采样）。FPGA内部NCO设置为15.36MHz（本振），混频后得到基带I/Q信号。随后经过CIC抽取4倍（D=4），再经过两级半带FIR抽取2倍，最终数据速率降至7.68MHz。实测SNR为68dB，与理论值70dB相差2dB，主要原因是CIC通带纹波和FIR量化噪声。通过将CIC补偿滤波器系数从16位提升至18位，SNR提升至69.5dB。

4.4 数字上变频（DUC）与多速率插值设计

DUC是DDC的逆过程，用于将基带信号插值到中频或射频，并搬移到目标载波频率。DUC的FPGA实现通常包括：插值滤波器（半带FIR或CIC）、NCO混频器、以及可选的增益控制。与DDC不同，DUC对插值滤波器的要求更高，因为插值会引入镜像频谱，必须通过滤波器抑制。

多速率插值的核心是多相分解。例如，L倍插值可以将原型FIR滤波器分解为L个子滤波器，每个子滤波器在低时钟频率下工作，然后通过并行输出合成高采样率数据。这种结构在FPGA中非常高效，因为它避免了在高时钟频率下运行长阶滤波器。

插值方法	滤波器阶数	FPGA资源消耗	适用场景
直接FIR插值	高（N×L）	高	小插值倍数（L=2）
多相FIR插值	N（每相）	中	中等插值倍数（L=4~16）
CIC插值	低（无乘法器）	低	大插值倍数（L>16）
级联半带+多相	中	中	宽带信号，要求高SFDR

在DUC设计中，还需要注意时钟域跨越问题。基带数据通常由调制器产生，工作在主时钟域；而DUC输出需要与DAC采样时钟同步。如果两个时钟不同源，必须使用异步FIFO进行缓冲，并确保FIFO深度足够，避免溢出或下溢。

实战建议：在FPGA中实现DUC时，建议将NCO混频器放在插值链路的最后一级，即先插值后混频。这样可以降低混频器的时钟频率，减少乘法器资源消耗。同时，NCO的相位累加器位宽应足够大（≥32位），以保证频率精度。对于多载波DUC，可以采用共享NCO+多路混频的结构，节省资源。

4.5 多速率信号处理的FPGA实现要点与常见误区

多速率信号处理在FPGA中的实现不仅仅是调用IP核，更需要理解其背后的数学原理和硬件约束。以下是几个关键实现要点：

CIC滤波器的位宽增长：CIC滤波器的增益为(D×M)^N（D为抽取倍数，M为微分延迟，N为级数），每级积分器都需要增加足够的位宽以防止溢出。例如，D=32，M=1，N=4时，增益为32^4=1,048,576，需要增加20位。
半带滤波器的系数对称性：半带FIR滤波器系数具有奇对称性，且偶数序号系数（除中心外）为零。利用这一特性，可以将乘法器数量减半，同时提高计算效率。
多相结构的并行处理：多相分解后，每个子滤波器可以独立工作，适合在FPGA中采用并行流水线结构。但需要注意，子滤波器的输入数据需要按顺序分配，通常使用循环移位寄存器或双端口RAM实现。

常见误区：很多工程师在FPGA中直接使用MATLAB生成的滤波器系数，而不考虑定点化后的性能变化。实际上，系数量化会引入通带纹波和阻带衰减劣化。建议在MATLAB中使用fir2或designMultirateFIR函数设计滤波器后，使用quantize函数进行定点化仿真，验证量化后的频率响应是否满足系统指标。此外，不要忽略滤波器延迟对系统同步的影响，尤其是在DDC/DUC链路中，I/Q两路的延迟必须严格匹配，否则会产生镜像信号。

总结而言，FPGA中的数字信号处理需要工程师具备“系统级”思维：从采样定理确定时钟架构，从量化噪声预算确定位宽，从多速率理论确定滤波器结构，最后通过仿真和板级调试验证性能。只有将数学理论与硬件实现紧密结合，才能设计出高性能、高可靠性的软件无线电调制解调系统。