二、基础知识：传输线理论入门
在模组电路设计中，当信号的上升沿时间（Tr）小于信号在PCB走线上往返传播所需时间的六倍（或走线长度超过信号波长的1/10）时，该走线就必须被视为传输线，而非简单的“导线”。传输线理论是理解信号完整性问题的基石，它解释了为什么一根看似普通的铜走线会表现出电感、电容的分布参数效应，以及为何阻抗不匹配会导致振铃、过冲和反射。本章将围绕特性阻抗、传播延迟、反射与终端匹配四个核心概念展开，帮助工程师建立从“电路思维”转向“场与波思维”的桥梁。
上图展示了传输线的分布式等效模型。当信号沿走线传播时，每单位长度（Δx）都会感受到串联电感和并联电容的存在。这些分布参数决定了信号在介质中的传播速度以及走线呈现的瞬态阻抗。理解这一模型是分析所有信号完整性问题的出发点。
2.1 特性阻抗：传输线的“固有属性”
核心原理
特性阻抗（Z₀）是传输线固有的交流阻抗，它由走线的几何结构（线宽、线距、介质厚度）和材料介电常数（εr）决定，与走线长度无关。对于微带线（Microstrip），其典型计算公式为：
Z₀ ≈ (87 / √(εr + 1.41)) × ln(5.98h / (0.8w + t))其中，h为介质厚度，w为线宽，t为铜箔厚度。在模组设计中，最常见的Z₀目标值为50Ω（射频/单端信号）和100Ω差分（如USB、MIPI）。
判断方法与设计约束
- 叠层设计：优先确定参考平面（GND或电源层），保证走线下方连续完整，避免跨越分割槽。
- 线宽计算：使用Polar SI9000或Saturn PCB工具，输入叠层参数计算目标阻抗对应的线宽。
- 阻抗容差：普通信号±10%，高速串行信号（如PCIe Gen3）要求±5%，射频前端要求±3%。
常见误区
2.2 传播延迟：信号在介质中的“飞行时间”
传播延迟（Tpd）指信号从驱动端传播到负载端所需的时间。在FR4介质中，信号速度约为光速的60%，即约6英寸/纳秒（in/ns）。传播延迟由介电常数决定：
Tpd = 85 × √(εr) ps/inch（微带线近似）对于内层带状线（Stripline），由于电场完全被介质包围，有效εr更高，Tpd约为90-100 ps/inch。传播延迟直接影响时序预算，尤其在DDR、MIPI等并行总线中，必须保证同组信号线长度匹配（等长设计），以控制建立/保持时间裕量。
| 介质材料 | 相对介电常数 εr | 信号速度 (in/ns) | Tpd (ps/inch) |
|---|---|---|---|
| FR4 | 4.2 - 4.8 | 5.8 - 6.2 | 160 - 172 |
| 陶瓷基板 | 6.0 - 8.0 | 4.2 - 4.9 | 204 - 238 |
| PTFE（聚四氟乙烯） | 2.2 | 8.5 | 118 |
| 液晶聚合物 LCP | 2.9 - 3.2 | 7.0 - 7.4 | 135 - 143 |
实战场景：DDR3等长匹配
某模组设计DDR3时钟频率800MHz，数据速率1600MT/s，要求DQS与DQ信号组内等长误差±20mil。初始布局中，DQS走线长度1200mil，DQ0走线长度1350mil，相差150mil。根据Tpd=170ps/inch计算，时间偏差为150×0.17=25.5ps，超过DDR3规范要求的±15ps。通过蛇形绕线将DQ0延长至与DQS一致，最终时序裕量恢复至规范要求。
2.3 反射与终端匹配：消除振铃的关键
当信号沿传输线传播到达末端时，如果负载阻抗ZL不等于Z₀，一部分能量会被反射回源端。反射系数Γ定义为反射波电压与入射波电压之比：
Γ = (ZL - Z₀) / (ZL + Z₀)当ZL=Z₀时，Γ=0，无反射；当ZL=∞（开路）时，Γ=+1，全反射且极性相同；当ZL=0（短路）时，Γ=-1，全反射且极性相反。反射信号叠加在原信号上，导致过冲、下冲和振铃。
终端匹配策略对比
| 匹配方式 | 电路形式 | 优点 | 缺点 | 适用场景 |
|---|---|---|---|---|
| 源端串联匹配 | 驱动端串接电阻 Rs，Rs+Z₀≈ZL | 功耗低，只需一个电阻 | 接收端仍需高阻抗，信号幅度减半 | 点对点时钟/数据线 |
| 负载端并联匹配 | 接收端并联电阻 RL=Z₀ 到GND | 信号幅度完整，反射吸收好 | 直流功耗大，驱动能力要求高 | 高速差分对（如LVDS） |
| RC交流匹配 | 接收端串联RC到GND | 无直流功耗，高频匹配 | 电容值需精确，占用面积 | DDR地址/控制线 |
| 二极管钳位 | 接收端加肖特基二极管到电源/GND | 抑制过冲，响应快 | 不能消除反射，仅限幅 | 保护敏感输入 |
案例拆解：MIPI CSI-2接口反射排障
背景：某摄像头模组通过MIPI CSI-2接口与主控连接，差分走线长度约80mm，阻抗设计目标100Ω。实测眼图发现数据通道眼宽仅0.4UI，误码率高达1e-6。
分析过程：使用TDR（时域反射计）测试发现，在走线中点位置阻抗跌落至约85Ω，末端开路反射明显。进一步检查PCB叠层，发现该走线下方参考平面被一条电源分割槽切断，导致回流路径被迫绕行，等效电感增大，阻抗降低。
解决步骤：
- 调整走线，避开分割槽，确保参考平面连续。
- 在接收端（主控侧）并联100Ω差分匹配电阻（跨接在P/N之间）。
- 重新仿真验证，阻抗恢复至98-102Ω范围。
结果对比：修改后眼宽提升至0.85UI，误码率降至1e-12以下。复盘经验：MIPI等高速接口必须同时关注阻抗连续性和终端匹配，两者缺一不可。