3. 收发机系统架构概述：超外差、零中频、低中频、直接采样等主流架构的优缺点对比与适用场景

射频收发机架构是整个无线通信系统的物理层核心，决定了系统的灵敏度、选择性、功耗、成本与集成度。从最早的矿石收音机到今天的5G毫米波终端，架构的演进始终围绕一个核心矛盾：如何在尽可能低的成本与功耗下，从强干扰环境中提取微弱的有用信号。本章将系统梳理四种主流架构——超外差、零中频、低中频和直接采样——的工作原理、性能边界与工程选型逻辑，帮助读者建立从系统指标到架构决策的完整映射关系。

射频收发机主流架构对比与选型决策图 超外差架构 RF → BPF → LNA → Mixer → IF BPF → IF Amp → Mixer → Baseband 优点： 高选择性、高灵敏度、无DC失调 成熟可靠、动态范围大 缺点： 镜像抑制需多级滤波、成本高 零中频架构 RF → LNA → Mixer(I/Q) → LPF → VGA → ADC LO频率 = RF频率 优点： 高集成度、低功耗、无镜像 适合SoC集成 缺点： DC失调、I/Q失配、偶次谐波 低中频架构 RF → LNA → Mixer(I/Q) → IF BPF → ADC IF = 2~10×信号带宽 优点： 无DC失调、低闪烁噪声 集成度较高 缺点： 镜像抑制依赖I/Q匹配 直接采样架构 RF → BPF → LNA → ADC (RF采样或IF采样) 数字下变频(DDC) 优点： 最简模拟链路、可重构 支持宽带/多频段 缺点： ADC性能要求极高、功耗大 架构选型决策路径 系统指标定义 灵敏度/动态范围 要求极高？ 功耗/集成度 优先考虑？ 频率范围 >6GHz？ ADC能力 ↓ 高灵敏度/窄带 超外差 ↓ 低功耗/高集成 零中频 ↓ 折中方案 低中频 ↓ 宽带/可重构 直接采样 ↓ 软件无线电 RF采样 注：实际选型需综合评估系统指标、成本预算、工艺节点与产品生命周期

上图从系统级视角展示了四种架构的拓扑特征与选型决策路径。超外差架构通过两次或多次频率搬移，将射频信号逐步降至基带，每一级都使用高性能滤波器抑制带外干扰；零中频架构直接将射频信号搬移至直流附近，省去了中频滤波器，但引入了直流失调与I/Q失配问题；低中频架构是前两者的折中，将信号搬移至一个较低的中频（通常为信号带宽的2~10倍），既避免了直流失调，又保留了一定的集成度；直接采样架构则彻底取消了模拟下变频链路，由高速ADC直接对射频或中频信号采样，在数字域完成频率搬移与信道选择。以下逐一深入剖析。

3.1 超外差架构：性能标杆与工程代价

核心原理

超外差（Super-Heterodyne）架构由Edwin Armstrong于1918年发明，其核心思想是：将接收到的射频信号与本振（LO）信号混频，产生一个固定频率的中频（IF）信号，再对中频信号进行放大、滤波和解调。发射链路则执行逆过程：将基带信号上变频至中频，再经二次上变频至射频。典型接收链路为：RF BPF → LNA → IR Filter → Mixer → IF BPF → IF VGA → Demodulator。中频频率的选择是设计的关键，通常取30~500 MHz（蜂窝通信）或10~70 MHz（广播接收），需确保镜像频率（f_image = f_LO + f_IF）落在射频前端滤波器的阻带内。

判断方法与设计要点

  • 镜像抑制比（IRR）：要求IRR ≥ 60 dB时，需采用两级镜像抑制滤波或Hartley/Weaver架构；单级LC滤波器通常只能提供20~30 dB抑制。
  • 中频选择：高中频（>100 MHz）利于镜像抑制但信道选择困难；低中频（<50 MHz）利于信道选择但镜像抑制压力大。工程上常采用双中频方案：第一中频高（如380 MHz），第二中频低（如10.7 MHz）。
  • 本振泄漏与辐射：LO端口与RF端口之间需保证>60 dB隔离，否则本振信号会从天线辐射出去，违反电磁兼容（EMC）法规。

案例拆解：5G基站接收机设计

某5G宏基站接收机要求灵敏度-100 dBm（20 MHz带宽），邻道抑制>65 dB，动态范围>80 dB。设计团队对比后选择超外差架构：第一中频380 MHz，使用SAW滤波器（带宽20 MHz，带外抑制>50 dB）；第二中频10.7 MHz，使用陶瓷滤波器（带宽18 kHz，带外抑制>40 dB）。实测结果：灵敏度-101.5 dBm，邻道抑制68 dB，动态范围82 dB，完全满足3GPP TS 38.104规范。代价是物料清单（BOM）成本约$45，PCB面积约12 cm²，功耗约3.5 W。相比之下，若采用零中频方案，BOM可降至$18，但邻道抑制仅能达到55 dB，无法满足指标。

常见误区：初学者常认为超外差架构“过时”，但在高性能基站、雷达、卫星通信等领域，它仍是不可替代的选择。其核心优势在于：每一级滤波器都可以针对特定频段优化，级联后可以获得极高的总选择性。切勿为了追求“先进架构”而牺牲系统级性能指标。

3.2 零中频架构：集成度之王与直流失调挑战

核心原理

零中频（Zero-IF）架构，又称直接变频（Direct Conversion），将LO频率设置为与RF载波频率相同，混频后直接产生基带I/Q信号。接收链路简化为：RF BPF → LNA → Mixer(I/Q) → LPF → VGA → ADC。由于没有中频级，镜像频率与信号本身重合，理论上不存在镜像干扰问题，因此无需镜像抑制滤波器。发射链路同样直接上变频，省去了中频SAW滤波器。该架构的集成度极高，适合CMOS工艺实现，是当前手机、Wi-Fi、蓝牙等消费电子收发机的主流。

判断方法与关键参数

  • 直流失调（DC Offset）：本振自混频（LO泄漏到LNA输入端再混频回来）会产生直流分量，可能饱和后级基带放大器。需采用交流耦合（高通滤波，截止频率<信号带宽的0.1%）或数字校准（后台DAC注入反向失调）。
  • I/Q失配：I/Q两路的幅度失配（ΔA/A）与相位失配（Δφ）会导致镜像抑制比下降。典型CMOS工艺下，IRR约30~40 dB，需通过数字校准提升至50 dB以上。
  • 偶次谐波失真：LNA的非线性会产生二阶交调（IM2），其分量落在直流附近，与有用信号重叠。需采用全差分LNA和混频器拓扑，并优化偏置点。

案例拆解：手机Wi-Fi 6收发机

某手机SoC中的Wi-Fi 6（802.11ax）收发机采用零中频架构，工作频段2.4/5 GHz，信道带宽160 MHz。设计团队面临的核心挑战是：在1.2 V供电、7 nm工艺下，实现-35 dB EVM（MCS 11，1024-QAM）和-40 dBc的镜像抑制。他们采用了以下措施：① 数字辅助校准：开机时注入已知测试音，估计I/Q失配参数，在数字域补偿；② 自适应直流失调消除：利用DAC在每个数据包的空闲时段注入反向失调；③ 全差分射频前端：将IM2从-20 dBm提升至-45 dBm。最终实测EVM为-38 dB，镜像抑制-42 dBc，功耗仅85 mW（含ADC/DAC），面积2.1 mm²。

经验提醒：零中频架构的“低频噪声”问题常被忽视。基带放大器在1/f噪声拐角频率（通常1~10 kHz）以上才能获得最佳噪声系数。对于窄带系统（如NB-IoT，带宽180 kHz），建议采用低中频架构或选择具有极低1/f噪声的器件。

3.3 低中频架构：折中之道与镜像抑制技术

核心原理

低中频（Low-IF）架构将信号搬移至一个较低的中频，通常为信号带宽的2~10倍。例如，蓝牙（带宽1 MHz）采用2 MHz中频，ZigBee（带宽2 MHz）采用4 MHz中频。接收链路为：RF BPF → LNA → Mixer(I/Q) → IF BPF → ADC → 数字混频器。由于中频不为零，直流失调和1/f噪声不再影响信号，但引入了镜像频率（f_image = f_LO - f_IF），需要依靠I/Q混频和数字信号处理来抑制。

判断方法与设计要点

  • 镜像抑制策略：采用多相滤波器（Polyphase Filter）或复数带通滤波器，在模拟域实现镜像抑制；或在数字域使用复数混频器（CORDIC算法）将信号搬移至基带，再通过数字低通滤波器抑制镜像。数字方案的镜像抑制比取决于I/Q失配校准精度，通常可达50~60 dB。
  • 中频选择：中频过低（<2×带宽）则直流失调和1/f噪声影响增大；中频过高（>10×带宽）则ADC采样率和功耗上升。需根据系统带宽和ADC性能折中。
  • ADC要求：低中频信号是实信号，ADC采样率需≥2×(IF+带宽/2)。例如，蓝牙中频2 MHz，带宽1 MHz，采样率需≥6 MSps。

案例拆解：BLE 5.0 SoC收发机

某BLE 5.0 SoC采用低中频架构，中频2 MHz，信号带宽1 MHz。设计目标：灵敏度-95 dBm，邻道抑制>30 dB，功耗<5 mW（接收模式）。设计团队选择IF=2 MHz，ADC采样率8 MSps（过采样4倍），数字下变频后使用CIC+FIR滤波器实现信道选择。镜像抑制采用数字校准：在工厂测试阶段注入单音信号，估计I/Q失配参数并存储于OTP中。实测结果：灵敏度-96.5 dBm，邻道抑制32 dB，镜像抑制48 dB，接收功耗4.2 mW。相比零中频方案，低中频避免了直流失调校准的复杂性，但增加了ADC功耗（约0.8 mW）。

核心权衡：低中频架构的镜像抑制性能受限于I/Q匹配精度。在深亚微米CMOS工艺下，无校准的IRR约35 dB，有校准可提升至55 dB。若系统要求IRR>60 dB，建议采用超外差或直接采样架构。

3.4 直接采样架构：软件无线电的基石

核心原理

直接采样（Direct Sampling）架构取消了模拟混频器，由高速ADC直接对射频信号（RF采样）或中频信号（IF采样）进行数字化，所有频率搬移、信道选择和滤波均在数字域完成。接收链路简化为：RF BPF → LNA → ADC → FPGA/DSP。RF采样要求ADC的输入带宽覆盖载波频率（如3.5 GHz），采样率满足带通采样定理（f_s ≥ 2×BW，且f_s与载波频率满足f_s = 4×f_c/(2m+1)以避免频谱混叠）。IF采样则先经过一次模拟下变频至较低中频（如500 MHz），再采样。

判断方法与关键参数

  • ADC性能指标：有效位数（ENOB）决定动态范围，无杂散动态范围（SFDR）决定抗阻塞能力。例如，5G NR 100 MHz带宽信号，要求SNR>45 dB，则ADC ENOB≥8位（考虑峰均比PAPR约10 dB，实际需12位）。
  • 采样率与功耗：RF采样ADC（如TI ADC12DJ5200，12位，5.2 GSps）功耗约4 W，而IF采样ADC（如AD9208，14位，3 GSps）功耗约2 W。系统需评估功耗预算。
  • 抗混叠滤波：带通采样会折叠带外噪声，必须在ADC前使用高性能BPF（如腔体滤波器或介质滤波器）限制输入带宽。

案例拆解：宽带软件无线电接收机

某军用宽带接收机需覆盖0.3~6 GHz，瞬时带宽200 MHz，动态范围>70 dB。设计团队采用IF采样方案：第一级使用宽带LNA（增益20 dB，NF 2.5 dB），后接可调谐BPF（覆盖0.3~6 GHz），再经混频器下变频至IF=500 MHz，最后使用AD9208（14位，2.6 GSps）采样。数字域通过DDC（数字下变频）实现信道选择，FPGA内实现FIR滤波（256阶）和增益控制。实测结果：动态范围72 dB，灵敏度-90 dBm（200 MHz带宽），功耗12 W（含FPGA）。若采用RF采样，需使用12位5 GSps ADC，功耗将升至25 W，且SFDR下降约6 dB。

风险提示：直接采样架构对ADC的时钟抖动（Jitter）极其敏感。例如，3.5 GHz载波下，0.1 ps RMS抖动将导致SNR劣化至约50 dB。必须使用超低抖动时钟源（如Wenzel 501-24623，抖动<50 fs），并采用时钟分配芯片（如LMK04828）进行去抖。

3.5 架构对比与选型决策

对比维度超外差零中频低中频直接采样
镜像抑制优（>70 dB）不适用中（40~55 dB）优（数字域）
直流失调无严重，需校准轻微无
I/Q失配不敏感敏感，需校准敏感，需校准不敏感
集成度低高中中
功耗高低中极高
成本高低中高
典型应用基站、雷达、卫星手机、Wi-Fi、IoTBLE、ZigBee、NB-IoT软件无线电、测试仪表

选型决策流程

  1. 明确系统指标：灵敏度、动态范围、邻道抑制、功耗、成本、尺寸。
  2. 评估频率与带宽：载波频率>6 GHz且带宽>500 MHz时，优先考虑直接采样；载波频率<6 GHz且带宽<100 MHz时，零中频或低中频更合适。
  3. 分析干扰环境：强邻道干扰（>60 dB）场景，超外差或直接采样；弱干扰场景，零中频/低中频可满足。
  4. 考虑量产与校准：消费电子可接受数字校准，选择零中频；工业/军工要求免校准，选择超外差。
  5. 原型验证：使用FPGA+ADC/DAC平台搭建快速原型，实测关键指标后再定案。
总结复盘：四种架构没有的优劣，只有是否匹配应用场景。超外差是“性能标杆”，适合对灵敏度、选择性要求极高的系统；零中频是“集成度之王”，主导消费电子市场；低中频是“折中方案”，在窄带IoT领域有独特优势；直接采样是“未来方向”，随着ADC性能提升（ENOB>12位，采样率>10 GSps），将逐步渗透至更多领域。工程师应建立“指标→架构→电路→校准”的完整思维链，避免盲目追逐架构先进性而忽视系统级约束。
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