4. 反射抑制方法：端接策略（串联、并联、戴维南、RC、二极管）、端接位置选择、阻抗匹配设计实例
在高速数字电路与射频链路中，反射的本质是传输线上的阻抗不连续。当信号沿特征阻抗为 Z₀ 的走线传播，遇到负载阻抗 Z_L ≠ Z₀ 时，一部分能量被反射回源端，导致振铃、过冲、下冲和台阶波。反射抑制的核心思路并非“消除反射”，而是通过端接策略在源端或负载端吸收反射能量，或通过阻抗补偿使反射系数趋近于零。本章将系统梳理五种主流端接方案（串联、并联、戴维南、RC、二极管）的适用场景、参数计算与工程权衡，并结合一个实际的 DDR3 地址线匹配案例，展示从理论到落地的完整闭环。
上图从系统层面概括了端接策略的决策框架。实际工程中，端接方案的选择不仅取决于信号速率和拓扑，还受功耗预算、器件数量、PCB面积和成本约束。下面逐一展开每种端接的细节。
4.1 串联端接：源端匹配的经典方案
核心原理：串联端接是在驱动器的输出引脚附近串接一个电阻 R_series，使得驱动源的内阻 Rs 与 R_series 之和等于传输线特征阻抗 Z₀。此时，从传输线看向源端的反射系数 ρ_s = (Rs + R_series - Z₀) / (Rs + R_series + Z₀) ≈ 0。信号第一次到达负载端时，由于负载通常为高阻（如CMOS输入），会产生全反射，但反射波回到源端后被源端阻抗吸收，不再二次反射。因此，负载端看到的信号幅度约为 Vcc 的一半，但波形单调、无振铃。
判断方法与操作流程：串联端接适用于点对点拓扑、信号速率中等（< 200MHz）且驱动器的驱动能力已知的场景。操作流程如下：
- 查阅驱动器数据手册，获取输出阻抗 Rs（通常为 10Ω~35Ω，随工艺和电压变化）。
- 计算 R_series = Z₀ - Rs。例如 Z₀ = 50Ω，Rs = 20Ω，则 R_series = 30Ω。
- 将 R_series 放置在距离驱动管脚 < 0.5cm 的位置，避免Stub过长。
- 用示波器在负载端测量波形，确认过冲 < 10% 且无台阶。
| 参数 | 串联端接 | 并联端接 | 戴维南端接 | RC端接 | 二极管端接 |
|---|---|---|---|---|---|
| 功耗 | 最低 | 高（直流通路） | 高（双电阻通路） | 低（隔直） | 极低（仅瞬态） |
| 信号幅度 | 半摆幅 | 全摆幅 | 全摆幅（分压） | 全摆幅 | 全摆幅 |
| 适用拓扑 | 点对点 | 点对点/总线末端 | 总线末端 | 点对点/短桩 | 保护电路 |
| 阻值计算 | Rs+R=Z₀ | R=Z₀ | R1∥R2=Z₀ | R=Z₀, C按RC常数 | 无需匹配 |
| 缺点 | 幅度减半 | 驱动电流大 | 静态电流大 | 电容影响边沿 | 不解决反射 |
4.2 并联端接与戴维南端接：负载端吸收
并联端接在接收端放置一个到 GND 的电阻 R_parallel = Z₀。信号到达负载端时，反射系数 ρ_L = (R_parallel - Z₀) / (R_parallel + Z₀) = 0，能量被电阻吸收。该方案能获得全摆幅信号，但驱动源需要提供持续的直流电流。例如 Z₀ = 50Ω，Vcc = 3.3V，则静态电流 I = 3.3V / 50Ω = 66mA，对于多路总线（如DDR数据线16位），功耗会非常可观。
戴维南端接是并联端接的改进：使用 R1 上拉到 Vcc 和 R2 下拉到 GND，且 R1∥R2 = Z₀。它同时提供直流偏置，改善噪声容限，但静态电流依然存在。典型值 R1 = R2 = 2×Z₀（例如 Z₀=50Ω 时，R1=R2=100Ω，并联等效50Ω）。戴维南端接常用于 HSTL 和 SSTL 接口，因为这类接口本身需要参考电压 VTT。
4.3 RC端接与二极管钳位
RC端接（也称为交流端接）在负载端串联一个电阻 R 和电容 C 到 GND。R 取 Z₀ 以匹配阻抗，C 用于隔断直流，因此静态功耗几乎为零。C 的取值需满足 RC 时间常数远大于信号周期（通常 RC ≥ 5×T_rise），否则会衰减信号边沿。例如，对于 100MHz 时钟（周期10ns，上升沿1ns），R=50Ω，C 可取 100pF~1nF。RC端接的缺点是电容会引入额外的寄生负载，且对高频分量的滤波作用可能影响信号质量。
二极管端接在接收端放置肖特基二极管到 Vcc 和 GND，用于钳位过冲和下冲。它不解决阻抗匹配问题，但能保护接收器免受静电放电（ESD）和过压损伤。二极管端接通常与其他端接方案配合使用，作为二级保护。注意二极管的结电容（通常 1~5pF）会轻微影响高速信号，因此不适用于 >1GHz 的链路。
4.4 端接位置选择与设计实例
端接位置选择原则：串联电阻必须靠近驱动端，且走线从驱动管脚到电阻的Stub长度应小于上升沿对应空间长度的 1/10（例如上升沿1ns，FR4介质中传播速度约 6in/ns，则Stub < 0.6in）。并联、戴维南和RC端接必须靠近接收端，且电阻到接收管脚的连线尽量短。对于多负载总线（如DDR地址线），端接应放置在总线末端，且每个分支Stub要短。
案例拆解：DDR3 地址线端接设计
某嵌入式系统使用 DDR3-1600，地址线共 16 根，采用 Fly-by 拓扑，特征阻抗 Z₀ = 40Ω（单端），VTT = 0.75V。初始设计未加端接，实测波形在接收端出现严重振铃，过冲达 1.2V（Vcc=1.5V），导致数据读取错误。
分析过程：通过 TDR 测量确认走线阻抗在 38~42Ω 之间，但接收端输入阻抗高，反射系数 ρ_L ≈ 0.9。由于 Fly-by 拓扑中每个负载的Stub长度约 0.3in，反射波叠加形成振铃。考虑到 DDR3 地址线为单端且速率较高（800MHz），选择戴维南端接以提供 VTT 偏置并匹配阻抗。
计算与实施：
- 选择 R1 = R2 = 2×Z₀ = 80Ω（实际取标准值 82Ω），并联等效 41Ω，接近 40Ω。
- 在地址线末端放置 16 组 82Ω 电阻排（4电阻封装），上拉到 VTT，下拉到 GND。
- 端接电阻距离最后一个 DDR3 颗粒 < 0.2in。
- 在 VTT 电源端增加 4.7μF 和 0.1μF 去耦电容。
结果对比：端接后，接收端波形过冲降至 0.85V，振铃幅度减小 70%，眼图张开度从 0.4UI 提升至 0.7UI，数据读取错误率降为零。代价是静态功耗增加：每根线 VTT 电流约 0.75V/82Ω ≈ 9mA，16 根线共 144mA，系统总功耗增加约 0.1W，在可接受范围内。
4.5 阻抗匹配设计实例：从仿真到实测
以一个 1.8V LVCMOS 点对点链路为例（Z₀=50Ω，驱动器 Rs=15Ω，负载 Cin=5pF，信号速率 200Mbps）。设计目标：过冲 < 10%，无振铃，功耗 < 50mW。
方案对比：
- 串联端接：R_series = 50 - 15 = 35Ω，功耗最低，但负载端幅度约 0.9V（半摆幅），需确认接收器阈值。
- 并联端接：R=50Ω，功耗 = 1.8²/50 = 64.8mW，超标。
- RC端接：R=50Ω，C=220pF，功耗几乎为零，但需验证边沿退化。
最终选择串联端接，并在负载端加肖特基二极管钳位（BAT54S）作为保护。实测波形显示：上升沿 1.2ns，过冲 6%，无振铃，功耗 12mW。若接收器阈值要求高电平 > 1.2V，则需改用戴维南端接，但功耗会上升至 40mW。
在实际工程中，反射抑制还需结合 PCB 叠层设计（控制 Z₀ 公差）、过孔换层（减少阻抗突变）和回流路径完整性。端接只是最后一道防线，而非唯一手段。建议在项目早期就进行信号完整性仿真，将端接方案纳入设计规则检查（DRC），避免后期返工。