嵌入式系统基础：微控制器选型、外设资源与实时性约束
电机控制系统的嵌入式实现，本质上是在有限的计算资源与严格的时间约束下，完成对功率变换器与电机本体的精确控制。与通用计算平台不同，电机控制器直接面对的是微秒级（µs）的电流采样窗口、纳秒级（ns）的PWM死区时间以及强电磁干扰环境。本章将围绕微控制器（MCU）选型逻辑、关键外设资源（定时器、ADC、PWM、编码器接口）、中断系统设计以及实时性约束展开，帮助读者建立从芯片手册到工程实现的桥梁。
上图展示了电机控制MCU的核心资源拓扑。在后续内容中，我们将逐一拆解选型方法论、外设配置要点、中断优先级设计以及实时性验证方法。
3.1 微控制器选型：从需求到芯片的映射
核心原理：算力、外设与成本的三角平衡
电机控制MCU选型不能简单追求高主频，而应关注控制环路所需的“有效算力”。以典型的FOC（磁场定向控制）为例，一个完整的电流环计算（Clarke变换、Park变换、PI调节器、SVPWM）在Cortex-M4F内核上约需8~15µs（含浮点运算）。若PWM频率为20kHz（周期50µs），则CPU负载率约为20%~30%，这为通信、保护逻辑和系统监控留出了余量。选型时需重点评估以下维度：
- 内核架构：带FPU的Cortex-M4F/M7是主流选择，M7支持双发射与缓存，适合复杂算法；M4F性价比高，适合大多数工业驱动。
- 定时器资源：至少需要1个高级定时器（带互补PWM输出和死区插入），推荐2个以上以支持双电机或冗余控制。
- ADC性能：12bit分辨率、1MSPS以上采样率，支持多通道同步采样（至少3通道用于相电流）。
- 编码器接口：正交解码（QEI）硬件模块可减轻CPU负担，支持ABZ信号与霍尔传感器。
- 环境适应性：工作温度范围（-40~105℃）、EMC抗扰等级、引脚封装（QFP或QFN）需匹配工业现场。
判断方法：需求矩阵与选型流程
建议采用“三步筛选法”进行选型：
- 列出硬性需求：电机类型（PMSM/BLDC/ACIM）、功率等级（决定PWM频率与死区时间）、控制算法（FOC/DTC/方波）、通信接口（CANopen/EtherCAT）。
- 估算资源占用：根据算法复杂度计算CPU负载率，根据采样通道数确定ADC需求，根据编码器分辨率确定定时器位数。
- 评估扩展余量：预留20%~30%的CPU算力用于后续功能升级（如参数自整定、振动抑制），预留至少1个未使用的定时器和2个ADC通道。
案例拆解：工业伺服驱动器的MCU选型
以一款750W伺服驱动器为例，其关键参数与选型结果如下：
| 需求项 | 参数要求 | 选型匹配 |
|---|---|---|
| PWM频率 | 16kHz（死区2µs） | 高级定时器TIM1，互补输出 |
| 电流采样 | 2路相电流+1路母线电压 | ADC1注入组，PWM触发同步 |
| 位置反馈 | 2500线增量编码器（4倍频=10000PPR） | QEI模块，32位位置计数器 |
| 控制周期 | 62.5µs（16kHz） | CPU负载率<40% |
| 通信 | CANopen + RS485 | CAN2.0B + UART |
最终选用STM32G474（Cortex-M4F，170MHz），其内置的CORDIC加速单元进一步提升了三角函数运算速度，使电流环计算时间缩短至6.8µs。
3.2 关键外设资源：定时器、ADC、PWM与编码器接口
核心原理：外设的硬件联动是实时性的基石
电机控制对时序的严苛要求决定了外设不能完全依赖CPU干预。现代MCU通过事件触发链实现外设间的自动协同：PWM定时器产生周期事件→触发ADC采样→采样完成触发DMA传输→DMA完成中断通知CPU计算。这条链路将采样延迟从软件轮询的微秒级不确定性压缩到硬件固定的纳秒级确定性。
定时器与PWM生成
高级定时器（如TIM1/TIM8）支持：
- 中心对齐模式：PWM波形关于周期中心对称，适合FOC的对称采样策略。
- 互补输出与死区插入：硬件自动插入死区时间（典型0.5~3µs），防止上下桥臂直通。
- 重复计数功能：每N次PWM周期产生一次更新事件，用于降低中断频率。
// 以STM32 HAL库为例，配置中心对齐PWM 16kHz，死区1µs
TIM_HandleTypeDef htim1;
htim1.Init.Period = 1875; // 170MHz/(16kHz*2) - 1
htim1.Init.CounterMode = TIM_COUNTERMODE_CENTERALIGNED1;
htim1.Init.ClockDivision = TIM_CLOCKDIVISION_DIV1;
htim1.Init.RepetitionCounter = 0;
HAL_TIM_PWM_Init(&htim1);
// 死区配置
sClockSourceConfig.ClockSource = TIM_CLOCKSOURCE_INTERNAL;
sMasterConfig.MasterOutputTrigger = TIM_TRGO_UPDATE;
sBreakDeadTimeConfig.DeadTime = 85; // 对应1µs @ 170MHz
HAL_TIMEx_ConfigBreakDeadTime(&htim1, &sBreakDeadTimeConfig);ADC采样策略
电流采样是FOC的“眼睛”，其精度与同步性直接影响控制性能。推荐使用PWM中心对齐触发ADC注入组采样，在PWM周期的中心点（此时相电流等于母线电流）进行采样，可有效避免开关噪声。关键配置包括：
- 采样保持时间：至少1µs（对于1mΩ采样电阻+运放电路）。
- 多通道同步：使用ADC的注入组同时采样两路相电流。
- DMA传输：将采样结果直接搬运至内存数组，避免CPU介入。
编码器接口与位置解算
增量式编码器通过QEI模块进行4倍频解码，位置计数器可达32位。对于位置需求，可使用SPI接口的值编码器（如EnDat、BiSS协议）。霍尔传感器则用于低速时的初始位置检测。
案例拆解：电流采样延迟对控制带宽的影响
某项目使用软件触发ADC采样，采样时刻与PWM中心点存在±2µs的随机偏差。实测电流环带宽仅为设计值的60%，且出现明显的电流纹波。通过改用PWM硬件触发ADC注入组，采样延迟固定为PWM中心点±100ns，电流环带宽恢复至设计值1.2kHz，THD从8%降至3.5%。
3.3 中断系统设计：优先级与嵌套的艺术
核心原理：中断是实时性的“调度中枢”
电机控制的中断系统需要处理三类事件：周期性的控制中断（PWM周期触发）、异步的故障中断（过流、过压）、低优先级的通信中断。NVIC（嵌套向量中断控制器）允许设置抢占优先级和子优先级，合理的优先级分配可确保关键任务不被延迟。
中断优先级分配策略
| 中断源 | 抢占优先级 | 子优先级 | 说明 |
|---|---|---|---|
| 过流/过压保护 | 0（最高） | 0 | 立即封锁PWM输出 |
| PWM周期控制中断 | 1 | 0 | 执行FOC计算 |
| ADC采样完成DMA中断 | 1 | 1 | 数据就绪标志 |
| 编码器Z信号中断 | 2 | 0 | 位置校准 |
| CAN接收中断 | 3 | 0 | 通信帧处理 |
| UART调试中断 | 4 | 0 | 非实时任务 |
上述分配遵循“故障优先、周期任务次之、异步任务再次”的原则。过流保护必须能在1µs内响应，因此优先级最高；PWM控制中断的延迟直接影响电流环性能，需确保其不被通信中断阻塞。
中断服务函数（ISR）的优化准则
- 保持ISR短小精悍：仅执行必要操作（如读取ADC值、设置比较寄存器），复杂计算放在主循环或低优先级任务中。
- 避免在ISR中调用阻塞函数：如printf、延时函数，这些操作会破坏实时性。
- 使用标志位与队列：ISR中置位标志，主循环轮询处理非紧急数据。
// 示例：PWM周期中断ISR（精简版）
void TIM1_UP_IRQHandler(void) {
if (TIM_GetITStatus(TIM1, TIM_IT_UPDATE)) {
TIM_ClearITPendingBit(TIM1, TIM_IT_UPDATE);
// 1. 读取ADC采样结果（已由DMA传输至数组）
phaseA = adc_buffer[0];
phaseB = adc_buffer[1];
vbus = adc_buffer[2];
// 2. 执行FOC计算（调用优化后的函数）
FOC_Calculate(&motor, phaseA, phaseB, vbus);
// 3. 更新PWM比较寄存器
TIM_SetCompare1(TIM1, motor.duty_u);
TIM_SetCompare2(TIM1, motor.duty_v);
TIM_SetCompare3(TIM1, motor.duty_w);
}
}案例拆解：中断延迟导致的电流尖峰
某驱动器在CAN通信繁忙时，偶尔出现电流尖峰。分析发现，CAN接收中断的优先级设置过高（优先级1），与PWM控制中断同级。当CAN中断占用CPU时，PWM中断被延迟约8µs，导致电流环计算超时，输出占空比更新滞后。解决方案：将CAN中断优先级降至3，并启用FIFO缓冲，确保通信数据不丢失。修改后，电流尖峰消失，系统运行稳定。
3.4 实时性要求与资源约束：从理论到验证
核心原理：实时性不是“快”，而是“可预测”
电机控制的实时性要求是硬实时——必须在规定时间内完成计算，否则控制失效。关键指标包括：
- 中断响应时间：从中断请求到ISR第一条指令执行的时间，通常要求<1µs。
- 控制周期抖动：相邻PWM周期中断触发时刻的偏差，应<±100ns。
- 最大计算延迟：从采样到PWM更新的总时间，应<PWM周期的50%。
资源约束的量化分析
以20kHz PWM为例，控制周期为50µs。假设CPU主频170MHz，则每个周期有8500个时钟周期可用。FOC计算需约1200个周期（含浮点运算），ADC读取与PWM更新需200个周期，剩余约7000个周期用于通信、保护逻辑和系统监控。这种量化分析有助于判断是否需要优化算法或升级硬件。
验证方法：逻辑分析仪与时间戳
使用GPIO翻转法测量实时性：在ISR入口置位GPIO，在ISR出口清零，用逻辑分析仪捕获波形。测量结果应显示：
- GPIO高电平持续时间 = ISR执行时间（应<20µs）。
- GPIO上升沿之间的间隔 = PWM周期（应稳定在50µs±100ns）。
案例拆解：从“能用”到“好用”的实时性优化
某项目初始实现中，FOC计算使用标准数学库的sin/cos函数，ISR执行时间达28µs，接近PWM周期上限。优化措施包括：
- 使用查表法（256点正弦表）替代sin/cos，执行时间降至9µs。
- 将PI调节器改为整数运算（Q15格式），进一步降至6.5µs。
- 启用编译器的FPU快速模式（-ffast-math），但需注意精度损失。
优化后，ISR执行时间稳定在6.8µs±0.2µs，CPU负载率从56%降至14%，为后续功能扩展留出充足余量。