1. Cortex-M内核架构概述
各位同学好，我是老周。做嵌入式这行十几年了，从最早的8051一路摸爬滚打到现在的Cortex-M系列。今天咱们开始第一讲，先把Cortex-M内核的家底儿捋清楚。
你可能会问：学ADC采集调试，干嘛要先啃内核架构？
我跟你讲，这步省不了。我在项目里见过太多人，ADC采出来的数据跳得跟心电图似的，折腾好几天找不到原因。最后发现是内核的存储器保护单元没配好，或者中断优先级搞乱了。说白了，不懂内核，你连故障往哪个方向查都不知道。
1.1 ARM Cortex-M系列处理器家族
ARM的Cortex-M系列，是专门为微控制器设计的。跟手机里那些Cortex-A系列不一样，M系列追求的是实时性、低功耗、低成本。我最早接触的是M3，那时候觉得真香——后来M4带DSP了，再后来M7直接上缓存了。
目前市面上主流的几个成员：
| 内核 | 架构版本 | 流水线 | 特色 | 典型应用 |
|---|---|---|---|---|
| M0 | ARMv6-M | 2级 | 超低功耗、门数最少 | 传感器、小家电 |
| M0+ | ARMv6-M | 2级 | 比M0更低功耗、单周期I/O | 可穿戴、IoT节点 |
| M3 | ARMv7-M | 3级 | 性能与功耗平衡、位带操作 | 工业控制、汽车电子 |
| M4 | ARMv7E-M | 3级 | DSP指令、单精度浮点 | 电机控制、音频处理 |
| M7 | ARMv7E-M | 6级 | 双精度浮点、缓存、分支预测 | 高性能计算、图形处理 |
嗯，这张表你最好存下来。选型的时候对着看，心里有数。
1.2 内核特性对比：M0 vs M3 vs M4 vs M7
光看表格还不够，咱们得聊聊实际用起来的感受。
M0/M0+： 说白了就是"够用就好"。我记得有个项目做无线温湿度标签，电池得撑两年。用M0+，深度睡眠功耗才2μA，唤醒也快。你要是拿M7去做，功耗直接翻几十倍，没必要。
M3： 这是Cortex-M的经典款。指令集完整，中断响应快，调试方便。我当年从STM32F103入的门，到现在还有大量产品在用。如果你不确定选哪个，选M3一般不会错。
M4： 多了DSP和浮点。做电机控制、音频滤波的时候，M4比M3快好几倍。但要注意——浮点单元默认是关闭的，你得在代码里手动使能。我见过有人焊好板子发现跑浮点比M3还慢，查了半天是FPU没开。
M7： 这是M系列的老大哥。6级流水线、带缓存、支持双精度浮点。但性能强的代价是——实时性反而更难保证。为什么？缓存命中率一波动，执行时间就不确定了。做硬实时系统的时候，我建议你把缓存关掉，或者用TCM（紧耦合内存）。
1.3 哈佛架构与冯诺依曼架构的区别
这个知识点，面试的时候几乎必问。但很多人背了定义，真遇到问题还是懵。
冯诺依曼架构： 指令和数据共用一条总线、同一个存储空间。优点是设计简单，缺点是——你取指令的时候不能同时读写数据，这叫"冯诺依曼瓶颈"。
哈佛架构： 指令总线和数据总线分开，各有各的存储空间。可以同时取指令和读写数据，效率更高。
那Cortex-M用的是什么？
答案是：改进型哈佛架构。
什么意思？就是内部总线是分开的，但对外寻址空间是统一的。你写代码的时候不用管指令放哪、数据放哪，编译器帮你搞定。但硬件层面，M3/M4/M7确实能在一个时钟周期内同时取指令和访存。
我举个例子你就明白了：
// 假设你在做ADC采集
uint32_t adc_value;
adc_value = ADC1->DR; // 读ADC数据寄存器
// 此时内核正在执行这条指令的取指
// 同时数据总线在读取ADC寄存器
// 两个操作并行，不冲突在纯冯诺依曼架构里，取指令和读数据得排队。在哈佛架构里，它俩各走各的道。
为了让你更直观地理解，我画了张对比图：
你看左边，冯诺依曼就一根总线，CPU和存储器之间来回传数据，一次只能干一件事。右边哈佛架构，两根总线各管各的，效率自然高。
那Cortex-M的"改进型"改在哪？
传统哈佛架构有个麻烦——指令存储器和数据存储器物理分开，你没法在程序里修改指令（比如自修改代码）。但Cortex-M允许你把指令区映射到统一地址空间，通过数据总线也能访问。这样既保留了并行取指的优势，又兼顾了灵活性。