嵌入式系统基础：处理器架构（ARM/RISC-V）、内存映射、启动流程、中断与异常处理

BSP（Board Support Package）工程师的日常工作，本质上是建立硬件平台与操作系统内核之间的“翻译层”与“适配层”。而这一切工作的起点，在于对处理器架构的深刻理解。无论是ARM还是RISC-V，其核心的架构要素——指令集、寄存器模型、内存映射、启动流程以及中断异常机制——决定了BSP代码的编写方式、调试手段和性能边界。本章将围绕这四大核心模块展开，帮助工程师建立从芯片手册到实际代码的完整映射关系。

2.1 处理器架构核心原理：ARM与RISC-V的BSP关键差异

BSP工程师面对的第一道门槛，是理解处理器架构的“编程模型”。ARM和RISC-V虽然都是精简指令集（RISC）架构，但在BSP开发视角下存在显著差异。ARM采用统一架构授权+多系列分化的模式，Cortex-A系列（应用处理器）与Cortex-M系列（微控制器）在异常模型、内存保护、启动方式上完全不同；而RISC-V则采用模块化指令集+可扩展设计，基础整数指令集（RV32I/RV64I）加上M（乘除）、A（原子）、F/D（浮点）、C（压缩）等标准扩展，以及自定义扩展空间。

从BSP开发角度看，最关键的差异体现在三个方面：寄存器模型（ARM有CPSR/SPSR和Banked寄存器，RISC-V有CSR寄存器组）、特权级设计（ARM的EL0-EL3或Thread/Handler模式，RISC-V的U/S/M三种模式）、以及中断控制器接口（ARM标配GIC或NVIC，RISC-V则通过PLIC/CLINT实现）。这些差异直接决定了BSP中上下文切换代码、中断入口汇编、以及特权级切换逻辑的编写方式。

2.2 内存映射：从芯片手册到BSP地址表

内存映射是BSP工程师的“地图”。每一款SoC的数据手册都会给出完整的内存映射表，定义各外设寄存器的基地址、内存控制器地址空间、以及SRAM/DDR的地址范围。BSP的核心任务之一，就是将这些硬件地址转换为操作系统可管理的资源。以典型的ARM SoC为例，内存映射通常分为几个区域：BootROM（0x0000_0000起始）、SRAM（0x1FFF_0000）、外设寄存器（0x4000_0000起）、DDR（0x8000_0000起）。而RISC-V平台则更灵活，通常将DDR映射到0x8000_0000（与RISC-V Linux内核约定一致），外设区域则根据SoC设计自由分配。

BSP工程师在建立内存映射时，需要关注三个关键属性：地址范围（基地址+大小）、内存属性（Cacheable/Non-cacheable、Bufferable、Shareable）、以及访问权限（特权级访问控制）。在ARM中，这些属性通过MMU页表配置；在RISC-V中，则通过PMP（物理内存保护）或MMU的PTE属性实现。错误的内存属性配置会导致数据不一致（Cache与DDR不同步）、性能骤降或总线错误。

// 典型ARM SoC内存映射片段（以某Cortex-A9平台为例）
#define PERIPH_BASE    0x40000000
#define UART0_BASE     (PERIPH_BASE + 0x0000)
#define GPIO_BASE      (PERIPH_BASE + 0x1000)
#define TIMER_BASE     (PERIPH_BASE + 0x2000)
#define DDR_BASE       0x80000000
#define DDR_SIZE       0x20000000  // 512MB

// 内存属性配置（MMU页表项）
#define MT_DEVICE_nGnRnE  0x0  // 外设内存：非缓存、非缓冲
#define MT_NORMAL         0x1  // 普通内存：可缓存、可缓冲

2.3 启动流程：从复位向量到操作系统

启动流程是BSP工程师的“第一行代码”。无论是ARM还是RISC-V，处理器复位后都会从固定的复位向量地址取指执行。ARM Cortex-A系列的典型启动链路为：BootROM（固化在芯片内部）→ BL1（加载到SRAM）→ BL2（初始化DDR）→ BL33（U-Boot或裸机程序）。而RISC-V平台通常更简洁：BootROM加载一段引导代码到SRAM，然后跳转到DDR中的主引导程序。

BSP工程师在编写启动代码时，需要完成以下关键步骤：设置栈指针（SP）、清零BSS段、配置时钟和PLL、初始化DDR控制器、重定位代码到DDR、设置异常向量表、跳转到主函数。其中，DDR初始化是最容易出问题的环节——需要根据DDR颗粒的时序参数（CL-tRCD-tRP等）正确配置控制器寄存器，否则系统无法正常访问内存。

2.4 中断与异常处理：BSP的中枢神经

中断与异常处理是BSP中最考验功力的部分。ARM和RISC-V在异常模型上有着本质区别：ARM使用向量表+异常级别模型，每个异常类型对应一个固定的向量偏移；RISC-V则使用统一入口+异常原因寄存器模型，所有异常跳转到同一个入口（mtvec/stvec），通过读取mcause/scause寄存器区分异常类型。

BSP工程师需要实现的核心功能包括：异常向量表（汇编代码）、中断控制器初始化（GIC/PLIC配置）、中断使能与屏蔽、上下文保存与恢复、以及中断嵌套处理。在ARM Cortex-A中，中断入口需要手动保存通用寄存器、SPSR和LR；而在Cortex-M中，硬件自动压栈8个寄存器，软件只需处理剩余的寄存器。RISC-V则完全依赖软件保存上下文，但提供了CSR寄存器（mstatus/mepc/mcause）来辅助。

// ARM Cortex-A9 中断向量表示例（部分）
.section .vectors, "ax"
    b   _reset          // 0x00: Reset
    b   _undef          // 0x04: Undefined Instruction
    b   _swi            // 0x08: Software Interrupt
    b   _prefetch_abort // 0x0C: Prefetch Abort
    b   _data_abort     // 0x10: Data Abort
    nop                 // 0x14: Reserved
    b   _irq            // 0x18: IRQ
    b   _fiq            // 0x1C: FIQ

_irq:
    /* 保存上下文 */
    sub     lr, lr, #4
    stmdb   sp!, {r0-r12, lr}
    mrs     r0, spsr
    stmdb   sp!, {r0}
    /* 调用C中断处理函数 */
    bl      irq_handler
    /* 恢复上下文 */
    ldmia   sp!, {r0}
    msr     spsr, r0
    ldmia   sp!, {r0-r12, pc}^

2.5 案例拆解：RISC-V平台的中断延迟优化

某物联网网关产品采用RISC-V双核处理器（RV64GC），运行Linux 5.10内核。BSP团队在性能测试中发现，UART中断响应延迟高达120μs，远高于规格书要求的50μs。通过分析，定位到三个问题：PLIC中断优先级配置不当（所有中断优先级相同，导致UART中断被其他高频中断抢占）、中断入口未使用快速中断保存路径（保存了所有通用寄存器，而实际只需保存部分）、Linux内核的irqchip驱动未启用PLIC的优先级抢占功能。

优化措施包括：在设备树中为UART中断分配最高优先级（PLIC支持0-7级优先级）；修改BSP中的中断入口汇编代码，使用轻量级上下文保存（仅保存被调用者保存的寄存器）；在内核配置中启用CONFIG_RISCV_FAST_INT_PRIO选项。优化后，UART中断延迟降至28μs，满足设计要求。这个案例说明，BSP层面的中断优化需要同时考虑硬件控制器配置、汇编级上下文切换和内核驱动适配三个层面。

2.6 常见误区与总结

BSP工程师在处理器架构相关开发中，常犯以下错误：混淆ARM和RISC-V的异常模型（例如在RISC-V中错误地使用ARM风格的向量表）、忽略内存屏障指令（在DMA与外设交互时未使用dmb/dsb指令）、错误配置MMU页表属性（将外设区域配置为Cacheable导致数据不一致）、中断处理函数中执行耗时操作（应只做标记，实际处理放到任务上下文）。

总结而言，BSP工程师需要建立“架构思维”——不仅要会写代码，更要理解处理器内部的工作机制。建议在日常开发中做到：阅读芯片手册的Memory Map章节并绘制自己的地址表；使用JTAG调试器单步跟踪启动流程，理解每条汇编指令的作用；编写中断延迟测试程序，量化系统实时性表现。只有将架构原理与工程实践紧密结合，才能写出高质量、可维护的BSP代码。