📚 课程目录第2章单片机基础

单片机基础：CPU架构、存储器映射、GPIO、时钟系统、中断系统基础

单片机（MCU）是实时嵌入式系统的核心载体。理解其内部架构与基础外设，是进行实时系统设计的前提。本章聚焦于五个关键维度：CPU架构（决定计算能力与指令效率）、存储器映射（决定代码与数据的物理布局）、GPIO（实现数字信号的输入输出）、时钟系统（提供时序基准）以及中断系统（实现异步事件响应）。这五者共同构成了单片机运行的“骨架”与“神经”。下图展示了这五个基础模块在单片机系统中的层级关系与协同机制。

CPU架构：指令集与流水线

CPU架构决定了单片机的计算能力、功耗特性以及实时响应上限。当前主流单片机（如ARM Cortex-M系列、RISC-V、8051）均采用精简指令集（RISC）设计，强调指令周期一致性，这对实时系统的时间确定性至关重要。Cortex-M3/M4采用三级流水线（取指、译码、执行），大多数指令在单周期内完成，且中断响应硬件自动压栈，显著降低了中断延迟。

判断CPU架构优劣的核心指标包括：指令周期数（影响时间计算精度）、寄存器文件大小（影响上下文切换开销）、总线位宽（影响数据吞吐量）以及是否有硬件除法/乘加指令（影响DSP算法效率）。在实时系统中，我们更关注中断延迟——即从中断请求到执行第一条中断服务程序指令的时间。Cortex-M3典型中断延迟为12个周期，而传统8051需要约38个周期。

  实战场景：在电机控制应用中，PWM周期通常为10kHz（100μs）。若使用Cortex-M4F（带FPU）执行FOC算法，核心计算约需15μs；若使用无FPU的Cortex-M0，则需40μs以上。这直接影响控制环路的最高频率选择。因此，选型时需结合算法复杂度与CPU算力，预留至少30%的CPU余量用于系统管理任务。

存储器映射：地址空间与分区策略

存储器映射定义了CPU可访问的地址范围及其对应的物理存储介质。以STM32F407为例，其4GB地址空间被划分为：Flash（0x08000000起）存放代码与只读常量；SRAM（0x20000000起）存放变量与堆栈；外设寄存器（0x40000000起）控制GPIO、定时器、UART等；系统存储器（0x1FFF0000）存放Bootloader。理解映射关系是编写链接脚本、定位硬件故障的基础。

地址范围	存储区域	容量	访问属性	典型用途
0x08000000-0x080FFFFF	Flash	1MB	只读/可编程	代码、常量、中断向量表
0x20000000-0x2001FFFF	SRAM	128KB	读写	全局变量、堆、栈
0x40000000-0x40023FFF	APB1/APB2外设	—	读写	GPIO、USART、SPI、定时器
0xE0000000-0xE00FFFFF	私有外设	—	读写	NVIC、SysTick、调试组件

存储器映射的工程要点在于地址对齐与位带操作。Cortex-M3/M4支持位带区（Bit-Band），可将SRAM和外设区中的每一位映射到别名区的一个32位字，实现原子性的位操作，避免多线程环境下的读-改-写竞争。例如，将GPIOA->ODR的bit5置1，可直接操作位带别名地址，无需先读后写。

常见误区：初学者常混淆Flash与SRAM的地址空间，导致链接脚本错误。例如，将大数组定义在Flash中（使用const修饰），却尝试在运行时修改它，会触发HardFault异常。此外，堆栈溢出会向低地址方向侵蚀全局变量区，导致数据被静默破坏，排查时需结合map文件与硬件断点。

GPIO：数字信号的输入输出与复用

GPIO（通用输入输出）是单片机与外部世界交互的最基本通道。每个GPIO引脚通常支持多种工作模式：推挽输出（驱动LED、继电器）、开漏输出（实现线与逻辑、电平转换）、浮空输入（读取外部数字信号）、上拉/下拉输入（配合按键、编码器）。此外，大多数引脚支持复用功能（AF），将内部外设信号（如UART_TX、SPI_SCK）引出到引脚。

GPIO配置的关键参数包括：输出速度（2MHz/25MHz/50MHz/100MHz，影响EMI与边沿速率）、上下拉电阻（内部约30-50kΩ，外部可并联更小阻值）、施密特触发器（输入模式下可滤除噪声）。在实时系统中，GPIO翻转速度直接影响信号时序，例如DAC的片选信号或LED的PWM调制频率。

操作流程：配置GPIO的标准步骤为：① 使能GPIO端口时钟（RCC->AHB1ENR）；② 设置引脚模式（MODER寄存器）；③ 配置输出类型、速度、上下拉（OTYPER/OSPEEDR/PUPDR）；④ 若使用复用功能，设置AFR寄存器。初始化完成后，通过BSRR寄存器进行原子性置位/复位，避免使用ODR的读-改-写操作。

时钟系统：时钟树与低功耗策略

时钟系统是单片机的“心跳”，所有外设与CPU的时序均源于此。典型时钟树包含：外部高速晶振（HSE，如8MHz）、内部RC振荡器（HSI，如16MHz）、PLL锁相环（倍频至最高主频，如168MHz）、以及总线分频器（AHB/APB1/APB2）。APB1最高42MHz，APB2最高84MHz，超频会导致外设工作异常。

时钟配置的核心是系统时钟源选择与分频系数计算。例如，使用25MHz HSE，配置PLLM=25，PLLN=336，PLLP=2，得到SYSCLK=168MHz。然后设置AHB分频=1，APB1分频=4（42MHz），APB2分频=2（84MHz）。错误的PLL配置会导致系统无法启动或外设时序错乱。

// STM32F4时钟配置核心代码（简化）
RCC->CR |= RCC_CR_HSEON;                    // 使能HSE
while(!(RCC->CR & RCC_CR_HSERDY));          // 等待HSE就绪
RCC->PLLCFGR = (25 << 0) | (336 << 6) | (0 << 16) | (RCC_PLLCFGR_PLLSRC_HSE);
RCC->CR |= RCC_CR_PLLON;                    // 使能PLL
while(!(RCC->CR & RCC_CR_PLLRDY));          // 等待PLL锁定
RCC->CFGR |= RCC_CFGR_SW_PLL;               // 切换系统时钟到PLL
while((RCC->CFGR & RCC_CFGR_SWS) != RCC_CFGR_SWS_PLL); // 确认切换完成

低功耗设计中，时钟系统是核心调控对象。实时系统常在运行模式（全速）、睡眠模式（CPU停止，外设运行）、停止模式（所有时钟关闭，仅保留唤醒源）之间切换。唤醒延迟从几微秒到几十微秒不等，需根据实时性要求选择合适模式。

中断系统：向量表、优先级与嵌套

中断系统是实时响应的基石。Cortex-M内核使用NVIC（嵌套向量中断控制器）管理最多240个外部中断。每个中断源有独立的使能位、挂起位和优先级配置。中断向量表位于Flash起始地址，存储各中断服务函数（ISR）的入口地址。当异常发生时，硬件自动压栈（xPSR、PC、LR、R12、R3-R0），并从向量表取出ISR地址跳转执行。

优先级分为抢占优先级与子优先级。抢占优先级高的中断可以打断低优先级中断（嵌套），子优先级仅用于同抢占优先级下的响应顺序。配置时需注意：优先级分组（如STM32F4的SCB->AIRCR）决定抢占优先级与子优先级的位数分配。例如，分组2表示2位抢占优先级（0-3）和2位子优先级（0-3）。

  案例拆解：某数据采集系统使用定时器触发ADC采样（1kHz），并通过UART发送结果。初始设计将UART中断优先级设为2，定时器中断设为3（数值越小优先级越高）。当UART发送大数据块时，其ISR持续占用CPU，导致定时器中断延迟超过1ms，采样周期抖动明显。优化方案：将定时器中断优先级提升至0，UART降至1，并启用UART的FIFO与DMA传输，减少ISR占用时间。修改后采样抖动从±150μs降至±5μs。

中断系统的常见陷阱包括：ISR中执行耗时操作（如printf、延时）、未清除中断标志导致反复进入、共享变量未加volatile导致编译器优化错误、优先级反转（低优先级中断长时间占用CPU）。最佳实践是：ISR中仅设置标志位或读取数据，具体处理放在主循环或高优先级任务中。

排障提示：若系统出现“死机”现象，首先检查中断向量表是否在链接脚本中正确放置（LMA与VMA一致）。其次，使用调试器查看NVIC->ISPR寄存器，确认是否有未处理的中断挂起。最后，检查ISR中是否访问了未使能时钟的外设寄存器，这会导致总线错误进入HardFault。

总结而言，单片机基础五要素相互关联：CPU架构决定处理能力，存储器映射决定资源布局，GPIO实现物理交互，时钟系统提供时序基准，中断系统保障实时响应。在实时嵌入式系统设计中，需统筹考虑这五者的协同，例如：根据中断频率选择CPU主频，根据外设带宽分配总线时钟，根据GPIO翻转速度匹配输出驱动能力。掌握这些基础，才能为后续的实时内核、驱动开发与系统优化打下坚实基础。