📚 课程目录第4章 Camera Sensor接口协议

4、Camera Sensor接口协议：MIPI CSI-2、DVP、LVDS、HiSPi的物理层、数据格式与时序

Camera Sensor与主控SoC之间的接口协议决定了图像数据能否高效、稳定、低功耗地传输。在驱动开发中，接口协议不仅是寄存器配置的依据，更是排查图像异常（花屏、条纹、偏色、帧率不足）的底层逻辑。本章将深入剖析MIPI CSI-2、DVP、LVDS、HiSPi四种主流接口的物理层特性、数据组织格式与时序约束，帮助开发者建立从“传感器输出”到“控制器接收”的完整链路认知。

4.1 物理层对比与选择依据

物理层决定了信号传输的电气特性、速率上限和PCB布线要求。四种接口中，MIPI CSI-2 是当前移动和嵌入式领域的事实标准，DVP 是传统并行接口，LVDS 和 HiSPi 则多见于特定传感器厂商（如 Aptina/ON Semi）或车载、工业场景。

接口类型	信号线	典型速率	电平标准	适用场景
MIPI CSI-2 (D-PHY)	Clock + 1~4 Lane 差分对	每 Lane 80Mbps ~ 2.5Gbps	1.2V 差分，100Ω 终端	手机、平板、AIoT 主流
DVP	PCLK + 8/10/12bit 并行 + HSYNC/VSYNC	PCLK 最高约 100MHz	1.8V/2.8V CMOS 电平	低分辨率、低成本、老平台
LVDS (SubLVDS)	多通道差分对，每通道 4~5 对	每通道 100Mbps ~ 1Gbps	1.2V 差分，100Ω 终端	车载摄像头、工业相机
HiSPi	Clock + 1~4 Lane 差分对	每 Lane 最高 1.5Gbps (DDR)	1.2V 差分	Aptina/ON Semi 传感器

驱动开发中，物理层配置主要涉及：Lane 数分配（决定带宽）、差分对极性（P/N 是否反接）、终端电阻（通常 SoC 内部已集成 100Ω）、时钟连续/非连续模式（LP/HS 切换）。在初始化序列中，需通过 I2C 配置传感器输出 Lane 数和极性，同时确保 SoC 侧 CSI 控制器的 Lane 映射一致。

经验提醒：MIPI 的差分对 P/N 接反是硬件设计常见错误。驱动调试时若发现图像全花或完全无数据，优先检查寄存器中 Lane 极性翻转位（如 MIPI_PHY_SWAP），而不是立即怀疑 PLL 配置。

4.2 数据格式与打包方式

无论哪种物理接口，最终传输的都是像素数据和控制信息。MIPI CSI-2 定义了完整的数据包结构，而 DVP 则通过并行总线和同步信号直接传输裸数据。

4.2.1 MIPI CSI-2 数据包结构

CSI-2 以“包”为单位传输，分为长包（像素数据）和短包（帧同步、行同步等）。每个包包含：SoT（Start of Transmission）、包头（Data Type + Word Count + ECC）、Payload、CRC、EoT（End of Transmission）。

// 长包结构示意
SoT (0xB8) | Data Type (1B) | Word Count (2B) | ECC (1B) | Payload (N Bytes) | CRC (2B) | EoT

// 常见 Data Type
0x2A: RAW8
0x2B: RAW10
0x2C: RAW12
0x1E: YUV422-8bit
0x24: RGB888
0x00: Frame Start (短包)
0x01: Frame End (短包)
0x02: Line Start (短包)
0x03: Line End (短包)

RAW10 数据在 CSI-2 中采用 4 像素打包为 5 字节的方式，即每 4 个 10bit 像素共享 40bit，节省带宽。驱动中需正确解析该格式，否则图像会出现错位或颜色异常。

4.2.2 DVP 数据格式

DVP 接口相对简单，PCLK 上升沿采样数据总线，HSYNC 表示一行有效数据开始，VSYNC 表示一帧开始。数据位宽通常为 8/10/12bit，但 SoC 的 DVP 控制器一般只支持 8bit 输入，因此 10bit/12bit 传感器需通过裁剪或查表映射到 8bit。

4.2.3 LVDS 与 HiSPi 数据格式

LVDS 接口（如 SubLVDS）将并行数据串行化到多个差分通道，每个通道包含数据线和时钟线。HiSPi 则采用类似 CSI-2 的包结构，但同步头不同。两者都需要在 SoC 侧配置对应的解串器（Deserializer）逻辑。

4.3 时序分析与帧率计算

时序是驱动开发中影响帧率和功耗的关键。以 MIPI 为例，一帧图像的传输时间由以下公式决定：

帧传输时间 = (HTotal × VTotal) / (PCLK / Lane数)
其中：
HTotal = 行有效像素 + HBlank
VTotal = 有效行数 + VBlank
PCLK = 像素时钟（即 MIPI 时钟频率 × Lane 数 / bits per pixel）

例如：一个 1920×1080 的 RAW10 传感器，输出 4 Lane，MIPI 时钟 800Mbps/Lane，则：

每行数据量 = 1920 × 10bit = 19200bit
每 Lane 传输时间 = 19200 / 4 = 4800 bit-time
加上 HBlank 和包头开销，实际 HTotal 约 2200
帧率 = 800Mbps / (2200 × 1125) ≈ 32fps

  关键判断：若实际帧率低于预期，首先检查 VTS（VTotal）和 HTS（HTotal）寄存器是否被设置为较大值。部分传感器默认的 Blanking 较大，需手动调小以提升帧率，但过小的 Blanking 会导致带宽余量不足，出现丢帧。

4.4 实战案例：MIPI 图像错位排障

背景：某 AIoT 项目使用 IMX335（RAW10，4 Lane MIPI）接入 RK3568 平台，初始化后预览画面出现“左半屏正常、右半屏错位”的现象，且颜色偏绿。

分析过程：

首先检查 CSI 控制器配置，确认 Lane 数、时钟频率与传感器输出一致。
抓取 MIPI 协议分析仪波形，发现 Lane 0 和 Lane 1 的数据极性反接。
进一步检查 PCB 原理图，确认差分对 P/N 网络命名错误。

操作步骤：

// 在 RK3568 设备树中修正 Lane 极性
&csi2_dphy0 {
    status = "okay";
    lanes = <4>;
    // 增加 lane-polarities 属性
    lane-polarities = <0 1 0 0>;  // 1 表示翻转
};

// 同时确认传感器端寄存器
// IMX335 0x3108 寄存器 bit[3:0] 控制 Lane 映射
// 设置为 0x01 表示 Lane0 翻转

结果：修正极性后图像恢复正常，颜色准确。复盘发现硬件工程师在封装库中误将 P/N 网络名互换，导致差分对反接。此案例说明，MIPI 排障应先确认物理层极性，再排查协议层。

风险提示：不要随意在驱动中翻转 Lane 极性来“适配”硬件错误。正确做法是推动硬件修正，软件翻转仅作为临时验证手段，否则会掩盖硬件问题，影响量产一致性。

4.5 常见误区与总结

误区一：认为 MIPI 速率越高越好。实际过高时钟会增加 EMI 和功耗，且 SoC 可能不支持。应选择满足帧率需求的最低时钟。
误区二：DVP 接口无需配置时序。实际上 DVP 的 PCLK 极性和 HSYNC/VSYNC 极性必须与传感器匹配，否则图像会偏移或撕裂。
误区三：LVDS 和 HiSPi 可以互相兼容。两者协议完全不同，SoC 必须内置对应解串器，否则需外接转换芯片。
误区四：忽略 ECC/CRC 错误统计。CSI-2 控制器通常有错误中断寄存器，驱动中应定期读取并打印，用于早期发现信号完整性问题。

总结：接口协议是 Camera Sensor 驱动的“物理底座”。开发者应掌握各接口的电气特性、数据封装和时序计算方法，并建立系统的排障思路：先物理层（极性、阻抗、时钟），再协议层（包结构、CRC），最后应用层（帧率、格式）。在项目启动阶段，建议使用示波器或协议分析仪抓取实际波形，与寄存器配置对照验证，避免将硬件问题误判为软件问题。