3. 被测对象与信号特征分析
高速测试项目的第一步不是接探头，而是把“被测对象”说清楚。同一台示波器、同一套夹具，面对 PCIe 5.0、USB4、100G 以太网或 DDR5，测试边界、探头选型、校准方式和判据完全不同。被测对象与信号特征分析的任务，就是把一个笼统的“高速信号”拆解成可测量、可判断、可复现的工程描述：链路是什么、速率多高、用什么编码、有没有均衡、抖动预算怎么分、测试点在哪里、到什么程度算通过。
一、先分清三类被测对象
高速测试中常见的被测对象可归为三类，它们的特征提取重点不同。
- 高速串行链路：如 PCIe、USB、SATA、以太网 SerDes、MIPI D-PHY/C-PHY。关注点在于差分对、嵌入时钟、均衡、抖动和误码率，测试通常以眼图、浴盆曲线、S参数和BER为结果。
- 时钟信号：如参考时钟、PCIe REFCLK、DDR 时钟、SerDes 恢复时钟。关注点在于频率、占空比、上升/下降时间、周期抖动、周期间抖动和相位噪声。
- 并行总线：如 DDR4/DDR5 地址、命令、数据总线。关注点在于建立/保持时间、飞行时间、时序余量、串扰和同步开关噪声。
三类对象的共同点是“速率越高，越不能只看单根信号的波形”，必须把信号、通道、接收端和协议层放在一起考虑。因此，特征分析要围绕速率、编码、均衡、抖动四条主线展开。
二、速率：从数据率到奈奎斯特频率
速率是测试边界的第一决定因素。以 PCIe 5.0 为例，单通道数据率为 32 GT/s，采用 128b/130b 编码，实际有效数据率约为 31.5 Gbps。若按 NRZ 信号计算，基频为 16 GHz，奈奎斯特频率为 16 GHz；要观察三次谐波，示波器带宽至少需要 48 GHz。若使用 33 GHz 带宽探头和示波器，只能保证一次谐波和部分二次谐波，眼图上升沿会被明显平滑。
实际估算可写成：
数据率 = 32 GT/s
编码开销 = 128/130
有效速率 ≈ 32 × 128/130 ≈ 31.5 Gbps
奈奎斯特频率 = 32 / 2 = 16 GHz
建议示波器带宽 ≥ 2.5 × 16 = 40 GHz（工程上常取 50 GHz 以上）
这里要强调：速率不是只看“标称 Gbps”，还要看编码方式和通道数。例如 100G 以太网可能由 4×25 Gbps 或 1×100 Gbps 实现，测试点、探头数量和串扰条件完全不同。
三、编码：决定测试图案和判决方式
编码方式直接影响测试图案、时钟恢复和抖动分离。常见编码包括：
- 8b/10b：用于 PCIe 1.0/2.0、USB 3.0 等，有 20% 编码开销，直流平衡好，但有效速率低。
- 128b/130b：用于 PCIe 3.0 及以上，开销约 1.5%，需要更复杂的块同步和加扰。
- 64b/66b：用于以太网、USB4 等，开销约 3%，支持多通道绑定。
- PAM4：用于 50G/100G/200G 以太网和 PCIe 6.0，每符号 2 bit，眼高只有 NRZ 的 1/3，对噪声和线性度要求极高。
编码决定了测试图案。例如 128b/130b 链路常用 PRBS31 或合规图案，PAM4 链路则需要灰码映射和电平线性度测试。若图案选错，抖动和眼图结果没有可比性。
四、均衡：把通道损耗从测试边界中剥离
高速链路中，发送端、通道和接收端都可能包含均衡。发送端常用 FFE（前馈均衡），接收端常用 CTLE、DFE 或 ADC+DSP。测试时如果不清楚均衡状态，眼图可能“看起来很好”，但实际接收端余量并不够。
以 PCIe 5.0 为例，发送端 FFE 通常有 3～4 个抽头，接收端 CTLE 在 16 GHz 处可提供 6～12 dB 增益，DFE 可提供 1～3 个抽头。测试边界应明确：
- 测发送端眼图时，是否开启发送端 FFE？
- 测接收端容限时，是否启用接收端 CTLE/DFE？
- 参考接收机是否按规范设置？
如果只测“芯片引脚”而不说明均衡状态，结果无法与规范或竞品对比。因此，均衡配置必须写入测试边界说明。
五、抖动：分解、预算与测试边界
抖动是高速测试中最容易混淆的部分。工程上通常把抖动分为随机抖动 RJ 和确定性抖动 DJ，总抖动 TJ 在给定 BER 下计算：
TJ(BER) = DJ + 2 × Q(BER) × RJ
其中 Q(1e-12) ≈ 7.03，Q(1e-15) ≈ 7.94
示例：DJ = 0.15 UI，RJ = 0.02 UI
TJ(1e-12) = 0.15 + 2 × 7.03 × 0.02 ≈ 0.431 UI
抖动预算要按链路分配：发送端、通道、接收端各占多少。测试边界应明确：测的是发送端输出抖动、参考时钟抖动，还是接收端容限抖动？是否包含扩频时钟 SSC？SSC 会引入周期性抖动，必须单独处理。
六、测试边界：把“测什么”变成“怎么判”
确定测试边界，本质上是回答五个问题：
- 测试点在哪里：芯片引脚、连接器、测试夹具还是参考接收机输入端？
- 信号状态是什么：正常数据、合规图案、空闲码型还是训练序列？
- 均衡是否开启：发送端 FFE、接收端 CTLE/DFE 的配置是什么？
- 抖动如何分解：RJ、DJ、SSC、占空比失真各占多少？
- 判据是什么：眼高/眼宽、TJ、BER、S参数模板还是协议一致性？
下面这张图把“被测对象—关键特征—测试边界”的关系集中呈现，便于在项目启动时快速对齐。
七、一个可复用的分析示例
假设要测试一条 PCIe 5.0 x4 链路，发送端芯片到连接器之间有一段 8 英寸 PCB 走线。按上述方法，可以形成如下分析记录：
| 项目 | 内容 | 对测试的影响 |
|---|---|---|
| 对象 | PCIe 5.0 x4，32 GT/s，128b/130b | 需 4 通道同时或轮测，注意串扰 |
| 速率 | 32 GT/s，奈奎斯特 16 GHz | 示波器带宽 ≥ 40 GHz，探头 ≥ 30 GHz |
| 编码 | 128b/130b，加扰 | 使用合规图案，避免长连 0/1 |
| 均衡 | 发送端 FFE 3 抽头，接收端 CTLE+DFE | 发送端眼图需开启 FFE；接收端容限需按规范设置 |
| 抖动 | RJ 0.02 UI，DJ 0.15 UI，含 SSC | TJ@1e-12 ≈ 0.43 UI，需扣除 SSC 周期分量 |
| 测试点 | 连接器测试夹具，参考接收机输入端 | 需去嵌夹具，校准到规范参考面 |
| 判据 | 眼高 ≥ 30 mV，眼宽 ≥ 0.3 UI，BER ≤ 1e-12 | 以规范模板和协议一致性为准 |
这张表不是固定模板，而是一种检查思路：只要对象、速率、编码、均衡、抖动、测试点和判据都明确，测试边界就基本清晰。实际项目中，还应把探头衰减、夹具损耗、电缆长度和校准状态一并记录，否则不同实验室之间的结果无法对齐。
完成被测对象与信号特征分析后，测试边界就不再是模糊的“测一下高速信号”，而是一组可执行的条件：在哪个测试点、用什么图案、均衡如何配置、抖动如何分解、按什么判据通过。后续的探头选择、夹具去嵌、示波器设置和一致性判定，都应回到这份分析结论上。