1. 课程导入与测试对象界定
高速串行链路一致性测试，本质上是回答一个工程问题：这条链路在标准规定的条件下，是否始终按标准要求工作。它不同于研发阶段的“能不能通”验证，也不同于产线上的“良/不良”筛选，而是以标准规范为唯一判据，在受控的测试条件下，对被测链路的发送端、互连通道和接收端逐项施加激励、采集波形或误码数据，并把测量结果与标准限值逐条比对，最终给出“符合/不符合”的结论。
理解一致性测试，先要理解它与其它三类测试的边界。功能测试关心链路能否建立连接并正确传输数据；性能测试关心速率、延迟、吞吐等指标能达到多少；兼容性测试关心不同厂商设备互连是否可用。一致性测试则只关心“是否满足标准”，它不追求跑得更快，也不负责解释为什么某条链路性能更好。因此一致性测试的输入是标准文本与测试规范，输出是可追溯的通过/失败记录，中间过程必须可复现——同一被测件、同一测试夹具、同一示波器设置，换人换时间应得到一致结论。
典型被测链路与标准体系
本课程面向的典型被测链路，是板级与系统级的高速串行通道：一颗发送芯片（SerDes TX）经封装、PCB 走线、连接器、线缆，到达另一颗接收芯片（SerDes RX）。以常见的 PCIe 5.0 为例，单通道速率 32 GT/s，采用 NRZ 调制；而 112G 以太网与 PCIe 6.0 则引入 PAM4，单通道 53.125 GBd、106.25 Gb/s。速率越高，单位时间内的单位间隔（UI）越短：32 GT/s 对应 31.25 ps，53.125 GBd 对应约 18.82 ps。这意味着示波器带宽、探头负载、夹具损耗都会直接进入测量不确定度，测试方案本身必须被校准和去嵌。
标准体系可以按“谁定义、测什么、怎么测”三层来看。IEEE 802.3 定义以太网物理层，OIF 定义通用电气接口（CEI）系列，PCI-SIG 定义 PCIe 电气规范，JEDEC 定义 DDR 与高带宽存储接口，USB-IF、MIPI 等各自覆盖消费与移动接口。这些标准通常给出两类内容：一是电气指标限值，如发送端差分输出电压、总抖动 TJ、眼高眼宽、回波损耗；二是测量方法与参考测试点，如发送端测试点 TP1、接收端测试点 TP4、参考接收机均衡模型。一致性测试的难点往往不在“限值是多少”，而在“在哪个测试点、用什么夹具、如何校准到该测试点”。
Tektronix 测试方案的定位
Tektronix 在高速串行一致性测试中的定位，是提供从信号采集、时钟恢复、抖动分解、均衡仿真到一致性判定的完整链路。其核心工具包括高带宽实时示波器（如 DPO70000SX 系列）、支持 PAM4 与 NRZ 的采集与分析软件、用于发送端测试的码型发生器与夹具、以及 TekExpress 等自动化一致性测试框架。方案的价值不只是“测到波形”，而是把标准中的测试项目、测试点、限值和报告结构固化成可重复执行的流程。
以发送端一致性测试为例，典型信号链是：码型发生器产生标准规定的码型（如 PCIe 的 32 GT/s 伪随机序列或合规码型），经被测发送芯片或夹具输出，由示波器在指定测试点采集，软件完成时钟恢复、抖动分离（随机抖动 RJ 与确定性抖动 DJ）、眼图重建，再与标准限值比对。接收端测试则更多依赖误码率测试仪与压力眼图，通过注入标准规定的抖动与噪声，观察接收机在压力条件下的误码率是否低于门限。
一致性测试的判据与常见误区
一致性测试的判据来自标准，但标准通常只给出“在参考测试点、经参考接收机均衡后”的限值。因此实际执行时必须先明确三件事：测试点在哪里、夹具与线缆如何校准或去嵌、采用哪种时钟恢复与均衡模型。以发送端总抖动为例，标准可能规定 TJ 在 10⁻¹² 误码率下不超过 0.3 UI；测试时若时钟恢复环路带宽设置与标准不一致，测得的 TJ 会明显不同。再如眼高，若未按标准要求加入参考接收机均衡，测到的眼图会偏小，导致误判。
常见误区有三类。第一，把“眼图好看”等同于“一致性通过”，忽略了抖动分解、共模、回波损耗等独立项目。第二，忽略测试点定义，直接在连接器处测量却按 TP1 限值判定。第三，夹具未校准或去嵌不充分，把夹具损耗计入被测链路，导致结果偏悲观。避免这些问题的关键，是把标准中的测试项目、测试点、夹具模型和限值整理成一张可执行的测试矩阵，而不是凭经验逐项试。