2. Keysight PCIe一致性测试平台硬件架构

PCIe一致性测试不是“把探头往链路上一夹就能出报告”的工作。它本质上是一套由多台仪器、专用夹具、校准件和参考时钟共同构成的测量系统，任何一环选型或连接不当，都会让眼图、抖动或协议解码结果失去可信度。本节围绕Keysight PCIe一致性测试平台的硬件架构展开，说明示波器、误码仪（BERT）、协议分析仪、夹具与探头如何分工，通道连接拓扑如何搭建，以及校准件与参考时钟如何配置。

一、四类核心仪器的分工

PCIe一致性测试的仪器分工，取决于被测对象处于哪一层：

• 示波器（如Infiniium UXR/UXA系列）：负责物理层电气指标测量，包括发送端眼图、差分电压、上升/下降时间、总抖动TJ、随机抖动RJ、确定性抖动DJ，以及接收端容限测试中的信号采集。它需要足够带宽（PCIe 5.0 32 GT/s建议≥50 GHz）、低本底噪声和高采样率。
• 误码仪BERT（如Keysight M8040A/J-BERT）：负责接收端一致性测试，向DUT注入带ISI、抖动和噪声的“压力眼图”，并统计误码率是否低于规范门限（如1E-12）。它同时提供参考时钟输出和码型发生能力。
• 协议分析仪（如Keysight U4301A/U4305A）：负责链路训练、LTSSM状态跳转、TLP/DLLP交互和协议层一致性检查，用于定位链路无法进入L0、速率协商失败或错误恢复异常等问题。
• 夹具与探头：负责把仪器“无损”地接入链路。包括CBB（Compliance Base Board）、CLB（Compliance Load Board）、ISI通道板、SMA/同轴探头、差分探头和Interposer（中继卡）。

二、通道连接拓扑

发送端测试的典型拓扑是：DUT（Root Complex或Endpoint）→ CBB/CLB → 校准通道（ISI板）→ 示波器差分输入。接收端测试则反过来：BERT码型输出 → ISI通道与抖动注入 → DUT接收端，同时BERT参考时钟接入DUT的REFCLK。协议分析仪通常通过Interposer串接在链路中间，实现“透传+抓包”。

需要特别注意的是，示波器探头接入点必须尽量靠近DUT发送引脚，且校准面（calibration plane）要明确。规范要求把测量结果折算到DUT引脚处，因此夹具和走线的插损必须通过校准去除。

三、夹具与探头选型要点

夹具选型首先要匹配PCIe代际和通道数。PCIe 5.0/6.0的CBB需要支持32/64 GT/s的走线损耗控制，通常要求夹具本身插损在Nyquist频率（16 GHz/32 GHz）处不超过规范允许值。探头方面，差分探头带宽应至少为信号基频的3倍以上；对于32 GT/s，建议使用≥50 GHz的差分探头，并优先选择焊接式或同轴SMA连接，避免长地线引入额外电感。

Interposer用于协议分析仪接入，选型时要关注其是否支持目标速率、是否引入可接受的插损，以及是否提供参考时钟旁路。若Interposer插损过大，会导致链路训练失败，此时需要开启均衡或改用低损耗型号。

四、校准件与参考时钟配置

校准是保证测量可信度的前提。常用校准件包括SMA短路器、开路器、50 Ω负载和精密衰减器，用于示波器探头去嵌（de-embedding）和通道插损校准。校准流程通常为：先测量夹具+通道的S参数，再在示波器或分析软件中建立去嵌模型，把测量面折算到DUT引脚。

参考时钟配置同样关键。PCIe要求100 MHz REFCLK，支持扩频时钟（SSC，-0.5% down-spread）。测试时需确认：

• REFCLK抖动是否满足规范（如PCIe 5.0要求RMS相位抖动<0.5 ps）；
• SSC是否使能，调制速率和深度是否符合要求；
• BERT与DUT是否共用同一参考时钟，避免频率偏移导致误码率虚高。

五、典型配置示例

以PCIe 5.0发送端一致性测试为例，一套可参考的配置如下：

这套架构的核心逻辑是：示波器看“信号质量”，BERT看“接收容限”，协议分析仪看“链路行为”，夹具和探头保证“信号不失真地进出”，校准件和参考时钟保证“测量基准可信”。五者缺一不可，任何一项配置偏差都会在最终报告中被放大。