1. 高速串行链路验证工程导论

高速串行链路验证工程，研究的不是“某一台仪器怎么用”，而是一条从芯片引脚到对端接收机、从协议层到物理层、从设计假设到实测证据的完整证据链。随着 PCIe 5.0/6.0、USB4、400G/800G 以太网、CXL 等接口速率不断提升，单位间隔（UI）已经压缩到几十皮秒量级，链路预算中留给均衡、时钟恢复和封装的余量越来越小。此时，验证工作的核心目标可以概括为一句话：在可控、可复现的条件下，证明链路在真实工作边界内仍能满足误码率、眼图和协议一致性要求。

本课程以 Keysight 的验证方法论为主线，围绕“信号怎么产生、链路怎么传输、接收机怎么判决、结果怎么判读”四个环节展开。Keysight 在高速数字验证中强调分层验证与闭环校准：先用仿真和模型建立预期，再用物理层测试仪表产生激励、采集波形，最后把测量结果回灌到模型或规范判据中形成闭环。这样做的价值在于，任何一次失败都能被定位到具体层级——是发送端均衡设置不当、信道损耗过大、参考时钟抖动超标，还是接收机容限不足，而不是笼统地归因于“链路不通”。

典型链路架构与验证对象

一条典型的高速串行链路，从发送端到接收端通常包含以下对象：发送端（TX）的串行器与均衡器（FFE）、封装与 PCB 走线、连接器与线缆、接收端（RX）的连续时间线性均衡器（CTLE）、判决反馈均衡器（DFE）与时钟数据恢复（CDR）电路。验证时，我们并不需要同时测量所有节点，而是根据验证目标选择观测点。例如，评估发送端质量时关注 TX 输出眼图与抖动；评估信道时关注插入损耗（S21）、回波损耗（S11）和串扰；评估接收机时则关注误码率浴盆曲线与接收机容限。

下面这张图给出了一条典型链路的信号链与验证观测点关系，它把“物理对象”和“验证手段”放在同一张图上，便于建立整体印象。

验证流程总览

Keysight 方法论下的验证流程，通常从“定义判据”开始，而不是从“接上仪器”开始。以一条 32 GT/s 的 PCIe 5.0 链路为例，验证前需要先明确：目标误码率是 1E-12 还是 1E-15；测试通道是短通道还是长通道；是否启用发送端 FFE 和接收端 DFE；参考时钟是 Common Refclk 还是 SRIS。这些条件直接决定了后续激励配置和结果判读方式。

接下来是激励产生与校准。使用任意波形发生器或误码仪（BERT）产生带抖动的码型，例如 PRBS31 或符合协议定义的合规码型。此时必须做两件事：一是校准测试夹具和电缆的损耗，把夹具效应从测量结果中剥离；二是确认发送端输出幅度、去加重和上升时间在规范窗口内。很多现场争议都源于夹具未校准，导致眼图测量结果偏悲观或偏乐观。

第三步是采集与参数提取。用高带宽示波器采集 TX 输出波形，提取眼高、眼宽、总抖动（TJ）、随机抖动（RJ）和确定性抖动（DJ）；用矢量网络分析仪（VNA）测量信道 S 参数，并转换为脉冲响应或眼图仿真输入。对于接收机测试，则通过 BERT 扫描采样相位和判决门限，得到浴盆曲线，再外推到目标误码率对应的眼图张开度。

最后是判读与闭环。判读不是简单看“通过/失败”，而是把测量值与链路预算表逐项对照。例如，若测得 TX 总抖动为 0.18 UI，而规范允许 0.15 UI，则即使眼图看起来“还行”，也应判定为不满足。闭环则要求把实测的 S 参数和抖动数据回灌到仿真模型，修正设计假设，再决定是否需要调整均衡参数或改进 PCB 走线。

本课程的学习路径

后续章节将沿着这条信号链逐步展开：先讲发送端测量与抖动分解，再讲信道 S 参数与夹具去嵌，然后进入接收机容限测试与 CDR 行为，最后覆盖协议层一致性、自动化脚本和典型排障案例。每一节都会给出可复现的配置示例、关键参数和判读依据，而不是停留在概念介绍。学习本课程后，读者应能独立完成一条高速串行链路的验证方案设计、执行和结果判读，并能用数据说明链路是否满足目标误码率要求。

需要强调的是，高速串行链路验证不是“测一次就结束”的任务。随着温度、电压、工艺角和信道组合的变化，链路余量会动态变化。因此，验证方案必须考虑边界条件组合，例如高温高压下的最长通道、低温低压下的最短通道，以及参考时钟抖动最差的情况。只有覆盖这些边界，验证结论才具备工程可信度。