4. 负载牵引仿真方法
负载牵引（Load-Pull）仿真与实测对齐的前提，是仿真环境能够准确复现功率放大器（PA）在特定偏置、频率和输入功率下，输出功率、效率与负载阻抗之间的映射关系。无论是设计阶段的预匹配网络，还是后期与实测数据的比对，仿真方法的正确性直接决定了“仿真-实测”偏差的可控程度。本节将围绕主流EDA工具（以Keysight ADS和Cadence Virtuoso为主）的负载牵引仿真流程，重点讲解源牵引与负载牵引的设置方法、数据提取逻辑以及工程对齐中的关键细节。
4.1 仿真工具选型与适用场景
当前主流的PA负载牵引仿真工具包括Keysight ADS、Cadence Virtuoso（含RF Design Environment）、AWR Microwave Office以及开源的QucsStudio等。在工程实践中，ADS和Cadence占据主导地位，但两者定位不同：ADS擅长系统级与电路级协同仿真，其Load-Pull模板和Data Display组件非常成熟，适合快速完成阻抗扫描与等值线绘制；Cadence Virtuoso则更贴近定制化IC设计流程，其Spectre RF仿真器支持谐波平衡（HB）分析，且与版图寄生参数提取（QRC/RC）无缝衔接，适合FinFET或SOI工艺的PA设计。
| 对比维度 | ADS（PathWave） | Cadence Virtuoso |
|---|---|---|
| 仿真引擎 | 谐波平衡（HB）、Circuit Envelope | Spectre RF（HB）、APS |
| 负载牵引模板 | 内置Load-Pull Controller，支持自动扫描 | 需自行搭建测试台或使用RFDE向导 |
| 与版图协同 | 通过Momentum EM仿真 | 原生支持Virtuoso Layout，寄生提取便捷 |
| 适用场景 | 模块级PA、混合信号、系统验证 | 全定制IC、先进工艺节点、版图后验证 |
| 数据后处理 | Data Display强，等值线绘制灵活 | Calculator + Ocean脚本，可定制化 |
选择工具时，需考虑团队既有流程、PDK兼容性以及是否需要进行电磁（EM）协同仿真。例如，若PA的匹配网络包含键合线或封装寄生，则ADS配合Momentum或RFPro进行3D EM仿真更为高效；若设计目标是量产芯片，Cadence的可靠性验证和统计模型更受青睐。
4.2 源牵引与负载牵引的设置方法
源牵引（Source Pull）和负载牵引（Load Pull）的核心思想是在PA的输入和输出端分别呈现可变的反射系数（Γs和ΓL），通过扫描这些反射系数，找到使输出功率（Pout）、功率附加效率（PAE）或增益达到最优的源阻抗和负载阻抗。在仿真环境中，这一过程通过参数化扫描或优化控制器实现。
4.2.1 源牵引设置
源牵引的目的是确定最佳源阻抗Zs_opt，使PA在给定输入功率下获得最大增益或最佳线性度。在ADS中，典型的源牵引测试台包括：信号源（P_1Tone）、输入匹配网络（可变Γs）、DUT（晶体管）、固定负载（通常为50Ω或预匹配值）。设置步骤如下：
- 定义扫描变量：将输入端口反射系数Γs表示为极坐标形式（mag和angle），设置扫描范围。通常mag从0.1到0.9，步进0.1~0.2；angle从0°到360°，步进15°~30°。对于高功率PA，Γs的mag不宜过大，以免驱动级过载。
- 设置输入功率：根据PA的压缩点（P1dB）或目标输出功率，设置输入功率Pin。例如，若目标Pout为30dBm，增益为15dB，则Pin设为15dBm。
- 谐波处理：在源牵引中，需设置谐波终止条件。通常将2次和3次谐波短路或开路，以模拟实际匹配网络的频响特性。在ADS中，可使用“Harmonic Termination”控件。
- 仿真控制：使用HB仿真，扫描频率为基频，谐波阶数设为3~5阶。扫描点数建议不少于9×9，以保证等值线平滑。
在Cadence Virtuoso中，源牵引可通过搭建一个包含“port”和“tline”或“ideal balun”的测试电路实现。使用“parametric analysis”扫描变量，并利用Ocean脚本提取Pout和PAE数据。
4.2.2 负载牵引设置
负载牵引是PA设计中最关键的步骤，其目标是找到最佳负载阻抗ZL_opt，使Pout或PAE最大化。与源牵引不同，负载牵引对PA的输出功率和效率影响更为显著。设置要点如下：
- 负载反射系数扫描：在DUT输出端接一个可变负载ΓL。扫描范围应覆盖Smith圆图的整个区域，但实际中通常聚焦于低VSWR区域（如ΓL mag 0.2~0.8）。
- 功率扫描：负载牵引应在多个输入功率电平下进行，以观察Pout和PAE随功率的变化。通常选择P1dB附近、P3dB和饱和功率点。
- 等值线生成：仿真完成后，利用Data Display或Calculator绘制Pout等值线和PAE等值线。等值线的中心即为最佳负载点。
- 考虑封装和测试夹具：若仿真对象是封装后的PA，需在DUT和负载之间加入封装模型（如S参数文件或等效电路），否则仿真结果与实测会有较大偏差。
VAR
freq = 3.5 GHz
Pin = 15 dBm
GammaS_mag = 0.5
GammaS_angle = 120
GammaL_mag = 0.6
GammaL_angle = -45
HB
Freq[1] = freq
Order[1] = 5
SweepVar = "GammaL_mag" "GammaL_angle"
SweepPlan = 9 94.3 案例拆解：基于ADS的Doherty PA负载牵引与实测对齐
以一个3.5GHz、10W GaN Doherty PA为例，说明负载牵引仿真与实测对齐的完整流程。该PA由载波功放（Carrier）和峰值功放（Peak）组成，目标是在6dB回退点实现PAE>45%，饱和输出功率>40dBm。
初始现象与目标：仿真阶段，载波功放在负载牵引下得到最佳负载阻抗ZL_opt = 12.5 + j8.5Ω，Pout_max = 40.2dBm，PAE_max = 62%。然而，实测时在相同偏置和频率下，Pout_max仅为38.7dBm，PAE_max为54%，偏差明显。
分析判断过程：首先检查仿真与实测的测试条件是否一致。发现实测时使用了PCB测试夹具，而仿真中未包含夹具的微带线损耗和连接器寄生。其次，对比源牵引结果，实测的最佳源阻抗Zs_opt与仿真相差约15%的mag和20°的angle，推测是输入匹配网络的S参数模型不准确。
实际操作步骤：
- 在ADS中建立包含PCB夹具S参数（通过Momentum仿真或VNA实测）的完整测试台，将夹具的损耗（约0.3dB）和相移纳入仿真。
- 重新进行负载牵引，发现ZL_opt偏移至11.8 + j7.2Ω，Pout_max降至39.5dBm，PAE_max降至58%，与实测差距缩小。
- 进一步校准源牵引，使用实测的源阻抗数据替换理想模型，并调整输入功率以补偿夹具损耗。
- 在实测端，使用自动负载牵引系统（如Maury或Focus）在相同频点进行扫描，提取Pout和PAE数据。
结果对比与复盘：经过夹具去嵌和模型修正后，仿真与实测的Pout_max偏差缩小至0.3dB以内，PAE偏差小于3个百分点。复盘发现，初始偏差的主要原因是未考虑测试夹具的插入损耗和接地电感。后续设计中，建议在仿真初期就加入封装和夹具模型，并预留至少0.5dB的功率裕量。
4.4 常见误区与工程复盘
在负载牵引仿真与实测对齐过程中，工程师常陷入以下误区：
- 忽略谐波终止：PA的谐波阻抗对效率和线性度影响显著。仿真中若未正确设置谐波短路或开路，实测时谐波负载不匹配，会导致PAE下降5%~10%。
- 源牵引与负载牵引分离：实际PA中，源阻抗和负载阻抗相互影响。若先固定源牵引结果再单独做负载牵引，可能陷入局部最优。建议采用“源-负载联合牵引”或迭代优化。
- 仿真功率步进过大：在P1dB附近，功率步进应小于0.5dB，否则无法准确捕捉压缩点，导致实测Pout与仿真偏差。
- 未校准测试系统：实测负载牵引系统需定期校准（如SOLT校准），且线损补偿要精确到0.1dB级别。否则，实测数据本身就有误差，无法作为对齐基准。
总结复盘时，建议建立“仿真-实测偏差台账”，记录每次迭代的阻抗点、功率、效率数据，并标注偏差来源（模型误差、夹具损耗、测量不确定度等）。通过系统化的对齐流程，可以将仿真与实测的Pout偏差控制在±0.5dB以内，PAE偏差控制在±3%以内，从而提升设计一次成功率。