1. 课程导论
1.1 CP与FT测试的基本概念
在半导体制造流程中，晶圆测试（Chip Probing, CP）与最终测试（Final Test, FT）是两道关键的测试关卡。CP测试在晶圆划片前进行，通过探针卡直接接触芯片焊盘，筛选出电性功能正常的裸片（Known Good Die, KGD）。FT测试则在芯片封装完成后进行，验证封装后的芯片是否满足数据手册的全部规格。
核心区别速览： CP测试关注晶圆级电性参数与良率，FT测试关注封装后成品的功能、性能与可靠性。
| 对比维度 | CP测试（晶圆探针测试） | FT测试（最终测试） |
|---|---|---|
| 测试阶段 | 晶圆制造完成后，划片封装前 | 芯片封装完成后，出货前 |
| 接触方式 | 探针卡（Probe Card）接触焊盘（Pad） | 测试座（Socket）接触封装引脚（Pin） |
| 测试环境 | 晶圆级，通常常温（25°C） | 封装级，常包含高温/低温/常温三温测试 |
| 测试内容 | DC参数、开短路、基本功能、良率筛选 | 全功能、AC参数、时序、老化、可靠性 |
| 主要目的 | 降低封装成本，早期剔除致命缺陷 | 保证出货芯片符合规格书要求 |
| 良率定义 | CP Yield = 通过CP测试的裸片数 / 晶圆总裸片数 | FT Yield = 通过FT测试的芯片数 / 投入FT的芯片总数 |
工程实践提示： CP测试中常见的参数异常包括漏电流（IDDQ/IDD）超标、阈值电压（Vt）漂移、接触电阻过大等。FT良率偏差则往往与封装应力、热效应或测试程序覆盖不全有关。
1.2 良率在半导体制造中的重要性
良率是半导体制造的经济命脉。一个晶圆厂（Fab）的良率每提升1%，可能带来数千万甚至数亿美元的利润增长。良率不仅直接决定芯片的制造成本，还反映了工艺的成熟度与稳定性。
良率通常分为三个层次：
- 晶圆良率（Wafer Yield）： 反映晶圆制造工艺的缺陷密度与均匀性。
- 封装良率（Assembly Yield）： 反映封装工艺的可靠性，如引线键合、塑封、切割等环节的缺陷。
- 测试良率（Test Yield）： 反映测试覆盖率和测试程序的有效性，包括CP Yield和FT Yield。
常见误区： 许多工程师将CP良率低完全归咎于工艺问题，而忽略了探针卡磨损、测试程序参数设置不当、测试机台精度漂移等测试本身引入的异常。本课程将重点纠正这一偏差。
1.3 课程目标与学习路径
本课程旨在帮助半导体测试与良率工程师系统掌握CP参数异常与FT良率偏差的定位方法。通过理论讲解、案例分析与实战工具，学员将能够独立诊断从晶圆到封装的测试数据异常。
课程核心目标
- 掌握CP测试参数异常的根因分析方法： 包括探针接触不良、测试程序参数漂移、晶圆工艺均匀性缺陷等。
- 理解FT良率偏差的常见模式： 区分封装引入的失效、测试覆盖不足、以及CP漏筛导致的FT良率下降。
- 建立CP与FT数据关联分析能力： 使用良率管理系统（YMS）和统计过程控制（SPC）工具进行偏差定位。
- 形成系统化的调试流程： 从数据收集、假设验证到实验设计（DOE），最终输出改善方案。
学习路径与章节安排
| 章节 | 主题 | 核心内容 |
|---|---|---|
| 第1章 | 课程导论 | CP/FT概念、良率重要性、课程目标 |
| 第2-5章 | CP测试基础与参数异常 | 探针卡原理、DC/AC参数测试、常见异常模式 |
| 第6-10章 | FT测试与良率偏差 | 封装测试流程、三温测试、良率损失分析 |
| 第11-15章 | 数据关联与定位方法 | YMS工具、SPC、帕累托分析、相关性分析 |
| 第16-20章 | 案例实战与调试流程 | 真实案例复盘、DOE设计、改善验证 |
学习建议： 建议学员在每章学习后，结合自己工作中的实际测试数据（如CP bin map、FT shmoo图）进行对照分析，将理论转化为实战经验。
1.4 课程适用对象与预备知识
本课程面向以下工程师群体：
- 半导体测试工程师（TE）： 负责测试程序开发、测试机台调试与良率维护。
- 良率分析工程师（YE）： 负责晶圆与封装良率的数据分析与改善推动。
- 工艺整合工程师（PIE）： 需要理解测试反馈对工艺调整的指导意义。
- 质量与可靠性工程师（QE/RA）： 关注测试覆盖与失效分析。
预备知识要求： 了解半导体基础工艺（如CMOS流程）、熟悉基本电学参数（电压、电流、电阻、电容）、具备基础数据分析能力（如Excel或Python）。无需精通测试机台编程，但了解ATE（自动测试设备）基本原理会有帮助。