1. 时序偏差概念

时钟信号从源头出发，到达不同寄存器的时间点总是差那么一丁点。这一丁点，就是 Timing Skew。说白了，两个寄存器的时钟边沿没有同时到达，时间上错开了。

我早年调试一块 1Gbps 的 SerDes 接口时，就是被这 50ps 的 skew 折腾了整整两周。后来一量，发现时钟树上一个缓冲器选型偏慢，硬生生让接收端的时钟比发送端晚了半个 bit 周期。从那以后，每次做时钟树综合，我都会先问自己：「这个分支的 skew 预算还剩多少？」

Skew 的两种面孔

行业内一般把 skew 分成两类，你想想看它们分别在哪里搞鬼：

• 全局 Skew（Global Skew）： 同一个时钟域里，任意两个触发器之间的时钟到达时间差。它决定了整个时钟树的有效性。
• 局部 Skew（Local Skew）： 相邻两个寄存器（通常有数据路径连接）之间的时钟到达时间差。直接吃掉时序裕量，是建立时间和保持时间违例的元凶之一。

嗯，这里要注意：局部 skew 才是我们在时序分析里最关心的，因为它直接影响数据能不能正确锁存。

为什么它让高速电路“头疼”？

随着频率往上走，周期越来越短。比如 5GHz 的设计，周期只有 200ps。如果两条路径的 skew 有 20ps，那就直接占了 10% 的时序预算。

1. 吃掉建立时间裕量： 数据到达稍早，但时钟跑得更晚——skew 把本该用来抗噪声的那点余量全啃光了。
2. 破坏保持时间： 时钟早到，数据还没稳住就被采走。我在一个 28nm 的项目里遇到过，就是保持时间因为 15ps 的局部 skew 而违例，最后不得不在数据路径上加了一级缓冲。
3. 限制最大工作频率： 你可以把 skew 看作一个隐形的“频率天花板”，skew 越大，天花板越低。

Skew 的典型来源

你可能觉得，不就是几根线吗？实际上，来源比想象的多。我列个表方便你对照排查：

一个简单的例子帮你看清

假设一个 10GHz 设计（周期 100ps）。两个寄存器 A 和 B 共享同一时钟源。时钟到达 A 的时间是 0ps，到达 B 的时间是 12ps（因为走线更长）。那么 skew = 12ps。如果 A 向 B 传输数据，数据在时钟边沿后 5ps 出发，则数据到达 B 的时间是 5ps + 路径延迟 8ps = 13ps。而 B 的时钟在 12ps 采样。建立时间要求为 3ps，那么数据必须在 12 - 3 = 9ps 之前稳定——但数据在 13ps 才到，违例了。

你看，就是因为那 12ps 的 skew，把原本能跑 10GHz 的路径硬生生拉到了低于 7GHz。

核心知识框架

下面这张图把 skew 的概念、来源和影响串在了一起，方便你建立全局认知：

这张图清晰地展示了：时钟源经过两条不对称路径到达寄存器 A 和 B，导致两者时钟边沿之间有偏移（即 skew），进而引发建立/保持时间违规和频率受限。右边的说明框提醒你记住那些常见的物理来源——跑仿真时对着它一项项排查，可以少踩很多坑。