3. 长度匹配对高速信号的重要性
这个问题，我早年刚接触高速设计时也犯过嘀咕——"线长差个几十mil，能有多大影响？"
结果呢？第一次调板子，眼图就是睁不开，BER死活过不了。折腾了两天才发现，罪魁祸首就是一对DDR时钟线的长度差。嗯，从那以后我就再也不敢小看等长这件事了。
说白了，差分对的长度匹配，直接决定了你的系统能不能按时序跑、信号干不干净、共模噪声高不高。咱们一个一个掰开揉碎了说。
一、时序——信号到达的时间窗口
差分对的本质是什么？是两条线上传输两个极性相反的信号，在接收端靠"过零检测"来恢复数据。你想想看，如果P线和N线的走线长度不一样，信号到达接收端的时间就会有先有后。
这个时间差，我们叫它skew（时滞）。
我记得之前做一个10Gbps的SerDes项目，Layout工程师跟我说长度差控制在5mil以内。我当时就皱眉了——5mil？你确定？一算，5mil的FR4走线，时滞大约0.8ps。对于10Gbps来说，一个UI是100ps，0.8ps看起来不多对吧？
| 信号速率 | 单位UI时间 | 5mil长度差引入skew | skew占UI比例 |
|---|---|---|---|
| 1 Gbps | 1000 ps | ~0.8 ps | 0.08% |
| 10 Gbps | 100 ps | ~0.8 ps | 0.8% |
| 25 Gbps | 40 ps | ~0.8 ps | 2.0% |
| 56 Gbps | ~17.86 ps | ~0.8 ps | 4.5% |
看见了吗？同样是5mil，在56Gbps下skew已经吃掉近5%的UI了。你的接收端还需要建立时间、保持时间、时钟抖动……别小看这一点skew，积累起来足够让时序裕量归零。
实际项目中我一般这样控制：
- 速率 < 5Gbps：长度差控制在±25mil以内
- 5-25 Gbps：±10mil以内
- > 25 Gbps：±5mil以内，甚至要求等时而不是等长
二、信号完整性——反射、模态转换与眼图
时序问题只是冰山一角。长度不匹配更隐蔽的危害，是破坏信号完整性。
差分信号有个很妙的特性——共模抑制。两条线上产生的电磁场互相抵消，所以对外辐射小、抗干扰强。但这个完美的平衡，建立在P和N信号完全对称的前提下。
长度一差，对称性就破了。我举个例子：
- P线比N线长5mil → 这条多出来的线段就成了一个阻抗不连续点
- 信号在这里发生反射，反射回来的能量再去叠加原信号
- 更麻烦的是，差模信号的一部分能量转换成了共模
共模信号不像差模那样有"自身抵消"的能力。它会在参考平面上形成回流，引起地弹、串扰，甚至把噪声耦合到电源上去。
📊 实测对比（某PCIe Gen4通道，长度差从5mil增加到50mil）：
- 眼高：从320mV下降到210mV（↓34%）
- 眼宽：从0.82UI下降到0.68UI（↓17%）
- 共模噪声幅值：从15mV上升到48mV（↑220%）
你看，5倍的长度差，换来的是3倍以上的共模噪声。这就是为什么我经常跟Layout团队说——"你增加的那几mil，是在用SI换走线自由度。" 不划算。
三、共模噪声——EMI和系统稳定性的隐形杀手
好，前两个问题你可能觉得还能靠均衡器（EQ）救一救。那共模噪声呢？这东西一旦产生，想滤掉？难。
为什么说它"隐形"？
- 差模噪声，你可以加差分滤波器，效果很好
- 共模噪声，你只能用共模扼流圈（CMC），而且是有代价的——它会引入额外插入损耗，可能反过来吃掉信号裕量
而且共模噪声有个特点：它会在线缆和机壳之间形成电流回路，直接导致EMI辐射超标。
嗯，我印象特深的一个项目——某12.5Gbps光模块。第一次做EMC预扫，在3.125GHz和6.25GHz（谐波）上各超了6dB。查了三天，各种滤波、屏蔽手段都试了，没用。最后打开TDR一看，一对差分输出的长度差了38mil。
修回去，控制在3mil以内。重测，两个超标频点直接压了8-10dB。你看，硬件上什么都没加，就靠等长就搞定了。
小结：为什么长度匹配是"基本功"？
咱们把以上三个维度梳理一下：
| 影响维度 | 直接后果 | 可修复性 |
|---|---|---|
| 时序（skew） | 建立/保持时间违例 | 中（需调整PCB或加delay chain） |
| 信号完整性 | 反射、眼图闭合、误码率上升 | 低（PCB已打样很难改） |
| 共模噪声 | EMI超标、系统干扰 | 低（增加共模滤波有代价） |
说白了，长度匹配这件事，属于"设计阶段省一小时，测试阶段省一周"的典型。我这些年看过太多"先布通再说，等测不过再调"的案例，没有哪个是真正省了时间的。
所以我的建议很简单：TDR阶段就把长度差查清楚、修干净。 这是高可靠性设计的门槛，也是成本最低的EMC手段。