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芯片DFT设计与测试覆盖率提升工程案例

共计 30 章节
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01
DFT概述
什么是DFT · DFT在芯片设计中的重要性 · DFT与测试覆盖率的关系
DFT什么是
02
测试基础
故障模型（Stuck-at · Transition · Bridging）
测试基础Stuck-at
03
扫描链设计（Scan Chain）
扫描链原理 · Muxed-D vs LSSD · 扫描链插入流程
ScanChain
04
扫描链优化
扫描链平衡 · 时钟域交叉处理 · 扫描链压缩技术
扫描链优化扫描链平衡
05
边界扫描（JTAG）
IEEE 1149.1标准 · TAP控制器 · 边界扫描寄存器
JTAG边界扫描
06
内建自测试（BIST）
Memory BIST原理 · Logic BIST架构 · MBIST控制器设计
BIST内建自测试
07
BIST实现案例
SRAM BIST设计 · March算法选择 · BIST接口与测试调度
BIST实现案例
08
测试压缩技术
Test Compression原理 · X-tolerant压缩 · EDT（Embedded Deter…
测试压缩技术Test
09
ATPG与测试向量生成
ATPG工具使用 · 故障仿真 · 测试向量格式（STIL/WGL）
ATPG测试向量生成
10
测试覆盖率分析
覆盖率类型（DC/TC/BC） · 覆盖率报告解读 · 覆盖率提升策略
测试覆盖率分析DC/TC/BC
11
低功耗DFT设计
Power-aware DFT · 时钟门控测试 · 低功耗扫描链
DFT低功耗
12
时钟与复位测试
时钟测试模式 · 复位测试 · PLL测试
时钟复位测试
13
模拟与混合信号DFT
模拟测试总线 · ADC/DAC测试 · 混合信号边界扫描
DFT模拟
14
高速接口DFT
SerDes测试 · 高速IO测试 · Loopback测试模式
DFT高速接口
15
SoC DFT架构设计
层次化DFT · 模块级DFT · 芯片级DFT集成
SoCDFT
16
DFT设计流程
RTL阶段DFT插入 · 综合后DFT优化 · 物理设计阶段DFT
DFT设计流程
17
DFT与物理设计协同
DFT与布局布线 · 时钟树综合 · 电源网络设计
DFT物理设计协同
18
测试时序分析
扫描时序 · 保持时间修复 · 测试时钟树综合
测试时序分析扫描时序
19
DFT验证与仿真
DFT仿真环境搭建 · 测试模式仿真 · 覆盖率验证
DFT验证
20
ATE测试与调试
ATE测试流程 · 测试程序开发 · 失效分析
ATE测试
21
良率与测试成本
良率提升 · 测试时间优化 · 测试成本模型
良率测试成本
22
DFT设计规则检查（DRC）
DFT DRC规则 · 扫描链DRC · 时钟DRC
DFTDRC
23
测试数据管理
测试向量管理 · 测试数据库 · 版本控制
测试数据管理测试向量管理
24
DFT自动化脚本
Tcl脚本在DFT中的应用 · EDA工具自动化 · 流程自动化
DFT自动化脚本
25
案例1
低功耗IoT芯片DFT设计：设计规格 · DFT方案 · 覆盖率结果
案例1IoT
26
案例2
高性能AI芯片DFT设计 · 高速接口测试 · BIST集成
案例2AI
27
案例3
汽车电子芯片DFT设计 · 安全机制 · 测试覆盖率目标
案例3DFT
28
DFT发展趋势
机器学习在DFT中的应用 · 3D IC测试 · Chiplet测试
DFT发展趋势
29
DFT工程师技能树
EDA工具掌握 · 脚本能力 · 问题解决能力
DFT工程师技能树
30
课程总结与项目实战
综合项目 · 覆盖率提升实战 · 课程回顾
课程总结项目实战