第4章：网表基础——SPICE网表结构、Verilog网表结构、网表元素解析
各位同学，今天我们来聊聊网表。嗯，网表这东西，说白了就是芯片设计的“电路图纸”。你想想看，一个复杂的芯片，几亿个晶体管，怎么描述它们之间的连接关系？靠的就是网表。
我个人习惯把网表理解成“电路的通讯录”。它记录了每个器件叫什么名字、长什么样（模型参数）、以及跟谁连在一起（节点）。搞懂了网表，你就掌握了仿真迁移的“通用语言”。
核心观点：网表是连接设计与仿真的桥梁。无论你用什么EDA工具，最终都要落到网表上。
4.1 SPICE网表结构——模拟电路的“母语”
SPICE网表，做模拟的人肯定不陌生。我记得刚入行那会儿，第一次看到SPICE网表，感觉像在看天书。后来发现，其实它的结构非常固定，就三大部分：标题、器件描述、结束语句。
来看一个最简单的例子：
CMOS Inverter Simulation
M1 Vout Vin Vdd Vdd PMOS W=1u L=0.18u
M2 Vout Vin 0 0 NMOS W=0.5u L=0.18u
.END第一行是标题，随便写，但必须有。最后一行是.END，告诉仿真器“到此为止”。中间那些行，就是器件描述。
每一行器件描述，格式是固定的：
M<name> <drain> <gate> <source> <bulk> <model> <parameters>这里M代表MOS管。如果是电阻，就用R；电容用C；二极管用D。每个字母代表一类器件，这个命名规则，从SPICE诞生那天起就没变过。
我的小技巧：写SPICE网表时，我习惯把节点名起得有意义。比如Vout、Vin，而不是N001、N002。这样调试时一眼就能看出问题在哪。
4.2 Verilog网表结构——数字世界的“连接图”
做数字的人，更多接触的是Verilog网表。它跟SPICE网表完全不同，但本质是一样的——描述连接关系。
Verilog网表的核心是“模块实例化”。你看这个例子：
module top (input clk, input rst, output out);
wire net1, net2;
INV u1 (.A(net1), .Y(net2));
NAND2 u2 (.A(net2), .B(rst), .Y(out));
DFF u3 (.D(net1), .Q(), .CK(clk));
endmodule这里INV、NAND2、DFF都是标准单元。每个单元有输入输出端口，用.端口名(连线名)的方式连接起来。
我曾经在项目中遇到过一个问题：两个模块明明连对了，仿真就是不通。查了半天，发现是wire声明漏了一个信号。嗯，这种低级错误，新手最容易犯。
避坑指南：我曾经因为Verilog网表中端口顺序写错，导致后仿结果全乱套。记住：用.端口名(连线名)的方式，永远比按顺序写更安全。
4.3 网表三大元素：器件、节点、模型
不管是SPICE还是Verilog，网表都离不开三个核心元素。我把它叫做“网表三剑客”。
4.3.1 器件（Device/Instance）
器件就是电路中的基本元件。在SPICE里，器件是MOS管、电阻、电容；在Verilog里，器件是标准单元（与门、或门、触发器）。
每个器件都有：
- 名字：唯一标识，比如M1、U1
- 类型：NMOS、PMOS、INV、NAND等
- 端口连接：接到哪些节点上
- 参数：尺寸、模型等
你想想看，一个芯片里几百万个器件，每个都要有唯一的名字。我见过有人把器件命名为M_1、M_2...这种命名方式，后期调试时简直要命。
4.3.2 节点（Node/Net）
节点就是连线。在SPICE里，节点是数字或字符串；在Verilog里，节点是wire或reg。
节点有几个关键属性：
- 名字：全局唯一（在顶层）
- 连接关系：哪些器件的端口连在这个节点上
- 电气特性：电压、电流（仿真时才有）
重要提醒：节点名不要用纯数字！SPICE里0是地，1在某些工具里是特殊节点。我习惯用VDD、VSS、CLK这种有意义的名称。
4.3.3 模型（Model）
模型定义了器件的“性格”。同样是MOS管，用不同的模型，仿真出来的电流、速度完全不同。
在SPICE里，模型用.MODEL语句定义：
.MODEL NMOS1 NMOS (VTO=0.7 KP=120U TOX=5E-9)
.MODEL PMOS1 PMOS (VTO=-0.7 KP=60U TOX=5E-9)这里VTO是阈值电压，KP是跨导系数，TOX是栅氧厚度。这些参数直接决定了晶体管的性能。
在Verilog网表里，模型通常对应工艺库中的时序模型。比如一个NAND2单元，它的延迟、功耗都定义在库文件里。
我的经验：做仿真迁移时，最容易出问题的就是模型。不同工艺的模型参数天差地别。我曾经把0.18um的模型用在0.13um的设计上，结果电流差了3倍。所以，迁移时一定要确认模型文件是否正确。
4.4 知识体系总览
为了让你更直观地理解网表的结构，我画了一张图：
这张图把网表的知识体系梳理得很清楚。左边是SPICE，右边是Verilog，底部是三大核心元素。你对照着看，思路会清晰很多。
4.5 网表迁移的实战要点
做仿真迁移时，网表转换是绕不开的一步。我总结了几条实战经验：
- 节点名一致性检查：SPICE和Verilog的节点命名规则不同，迁移时要做好映射。我习惯先列一个节点对照表。
- 模型文件确认：不同工艺的模型参数不同，迁移时一定要确认模型文件版本是否正确。
- 端口顺序验证：Verilog网表里端口顺序容易出错，建议用
.name()方式连接。 - 层次化结构：大型设计建议用层次化网表，方便调试和复用。
特别提醒：我曾经在迁移一个混合信号设计时，SPICE网表和Verilog网表的节点名冲突了。一个叫VDD，一个叫vdd，大小写不同，仿真器直接报错。所以，命名规范一定要统一。
好了，网表基础就讲到这里。记住：器件、节点、模型，这三个要素搞清楚了，网表对你来说就不再是难题。下一章我们聊聊仿真环境的搭建，到时候见。