📚 课程目录第3章多屏显示拓扑与屏幕配置

3. 多屏显示拓扑与屏幕配置

智能座舱的多屏系统并不是把几块屏幕简单接到同一个 SoC 上，而是一套围绕显示控制器（Display Processing Unit, DPU）、显示串行器/解串器（SerDes）链路、时序控制器（TCON）与屏幕面板共同构成的拓扑体系。拓扑决定了“哪块屏由哪条显示管线驱动、走哪条物理链路、能否共享时钟”，而屏幕配置决定了“每块屏以什么分辨率、刷新率和像素时钟工作”。这两者一旦不匹配，就会出现黑屏、闪屏、花屏、掉帧或整条链路无法点亮。

一、典型五屏拓扑：从 DPU 到面板的分层结构

在主流高通座舱平台（如 SA8155P、SA8295P）中，显示子系统通常包含多个 DisplayPort 控制器与 MIPI DSI 控制器，通过 DPU 内部的 Layer Mixer、DMA Pipe 与 Timing Generator 输出像素流。仪表、中控、副驾、HUD、后排屏的常见拓扑如下：

仪表屏：通常由独立 DPU 管线驱动，走 MIPI DSI 直连或 eDP 直连，强调确定性时序与安全显示，分辨率多为 1920×720 或 1280×480，刷新率 60Hz。
中控屏：主交互屏，分辨率最高，常见 1920×1080、2560×1440 甚至 3840×2160，刷新率 60Hz 或 120Hz，多走 eDP 或 DP 转 SerDes。
副驾屏：常与中控共用一条 SerDes 链路，通过链路聚合或独立虚拟通道传输，分辨率 1920×1080，刷新率 60Hz。
HUD：投影式显示，分辨率较低（如 854×480、1280×480），但对时序抖动极敏感，通常由独立 DSI 管线驱动，刷新率 60Hz。
后排屏：可为双屏或单屏，常通过 SerDes 远距离传输，分辨率 1920×1080，刷新率 60Hz，链路长度可达数米。

下图给出一个典型的五屏拓扑示意，展示 DPU 内部管线、物理链路与屏幕面板之间的对应关系：

二、分辨率组合与像素时钟约束

像素时钟（Pixel Clock）是显示链路中最关键的约束之一。它由分辨率、刷新率与消隐区共同决定，基本关系为：

像素时钟 = (H_Active + H_Blank) × (V_Active + V_Blank) × 刷新率

其中：
  H_Active / V_Active：有效像素宽 / 高
  H_Blank / V_Blank：水平 / 垂直消隐区
  刷新率：帧率（Hz）

以 1920×1080 @60Hz 为例，若 H_Blank=280、V_Blank=45，则像素时钟约为 (1920+280)×(1080+45)×60 ≈ 148.5MHz。若中控屏提升到 2560×1440 @60Hz，像素时钟将升至约 241.5MHz，对 SerDes 链路带宽和 DPU 时钟树提出更高要求。

多屏同时工作时，DPU 内部各条管线的像素时钟必须落在 SoC 时钟树可提供的频率范围内，且总带宽不能超过 DPU 的像素吞吐上限。例如 SA8155P 的 DPU 总像素吞吐约为 4 路 4K@60 或等效组合，若五屏同时以高分辨率高刷新率运行，就需要在分辨率、刷新率与链路类型之间做取舍。

三、刷新率与链路带宽的匹配

刷新率不仅影响视觉流畅度，也直接决定链路带宽需求。MIPI DSI 每条 lane 的速率有限，eDP 与 SerDes 也各有带宽上限。以副驾屏 1920×1080 @60Hz 为例，若采用 4-lane DSI，每 lane 约 1.5Gbps，总带宽约 6Gbps，扣除 8b/10b 编码开销后有效带宽约 4.8Gbps，刚好满足 148.5MHz 像素时钟、24bpp 色深的传输需求。若提升到 120Hz，像素时钟翻倍，必须增加 lane 数或提高单 lane 速率，否则会出现链路欠载、画面撕裂或无法点亮。

工程建议：在多屏配置阶段，先列出每块屏的分辨率、刷新率、色深与消隐参数，计算像素时钟与链路带宽，再与 DPU 管线能力、SerDes 通道数、TCON 支持范围逐项比对，最后确定拓扑分配。不要先定拓扑再倒推参数，否则容易在点亮阶段反复返工。

四、配置示例与检查要点

以下给出一个五屏配置的示例参数表，用于说明各屏在拓扑中的典型取值与约束关系（示例值，实际以项目面板规格为准）：

屏幕	分辨率	刷新率	像素时钟	链路类型	DPU 管线
仪表屏	1920×720	60Hz	74.25MHz	MIPI DSI 4-lane	Pipe 0
中控屏	2560×1440	60Hz	241.5MHz	eDP 4-lane	Pipe 1
副驾屏	1920×1080	60Hz	148.5MHz	DP → SerDes	Pipe 2
HUD	1280×480	60Hz	39.6MHz	MIPI DSI 2-lane	Pipe 3
后排屏	1920×1080	60Hz	148.5MHz	DP → SerDes	Pipe 4

配置完成后，应重点检查以下约束是否满足：

每条 DPU 管线的像素时钟是否在 SoC 时钟树可输出范围内，且各管线时钟源不冲突。
SerDes 链路的总带宽是否覆盖所承载屏幕的像素时钟与编码开销，尤其是副驾与后排共用链路时。
TCON 是否支持对应分辨率与消隐参数，背光 PWM 频率是否与刷新率产生可见闪烁。
HUD 对时序抖动敏感，应确认其 DSI 管线未被其他高优先级显示任务抢占带宽。
多屏热插拔或分辨率切换时，DPU 是否支持动态重配管线而不影响其他屏幕输出。

常见误区：把“分辨率相同”当作“配置相同”。两块 1920×1080 的屏幕，若消隐参数、色深、链路编码方式不同，像素时钟与带宽需求可能相差 10% 以上。拓扑设计必须以实际面板时序参数为准，不能只看分辨率数字。

综上，多屏拓扑与屏幕配置的核心在于：先明确每块屏的显示需求与物理链路能力，再通过像素时钟与带宽计算验证可行性，最后在 DPU 管线、SerDes 通道与 TCON 之间完成分配。只有拓扑、分辨率、刷新率与像素时钟四者相互匹配，五屏系统才能稳定点亮并保持一致的显示质量。