3. RH850中断系统与实时响应优化

在电机控制与车载网络这类硬实时场景中，中断响应时间往往直接决定控制环路的稳定性与通信报文的时效性。RH850 的中断系统由 INTC1 与 INTC2 两级控制器协同工作，理解它们的职责划分、优先级分组机制以及直接向量中断（DVI）的跳转方式，是进行响应时间优化的前提。本节从硬件结构出发，结合电机 FOC 电流环与 CAN FD 接收中断的典型场景，给出可落地的延迟测量与优化方法。

INTC1 与 INTC2 的职责划分

RH850 采用两级中断控制架构。INTC1 负责处理来自外设（如 CAN、定时器、ADC、GPT）的中断请求，完成优先级仲裁后向 CPU 发出中断信号；INTC2 则管理 CPU 内部异常与部分高优先级系统事件，并参与中断嵌套时的优先级比较。两者通过内部总线交换优先级信息，最终由 CPU 的 PSW 与 ISPR 寄存器决定是否响应新中断。

关键点在于：INTC1 的优先级寄存器（如 INTPR）决定外设中断的相对顺序，而 INTC2 的嵌套控制逻辑决定当前中断服务程序（ISR）执行期间能否被更高优先级中断打断。若配置不当，会出现高优先级 CAN 中断被低优先级 ADC 中断长时间阻塞的情况，导致报文丢失或电流采样抖动。

优先级分组与中断嵌套

RH850 的优先级通常用 4 位表示，数值越大优先级越高。实际项目中，建议按“安全 > 通信 > 控制 > 监控”的顺序分配。例如在电机控制场景中：过流保护中断设为 15，CAN FD 接收设为 12，FOC 电流环 ADC 设为 8，GPT 定时器设为 4。这样当 CAN 报文到达时，可以打断正在执行的 ADC 中断，保证通信时效。

中断嵌套的实现依赖两个条件：一是新中断优先级高于当前 ISR 的优先级；二是当前 ISR 中已通过 EI 指令使能中断。若在 ISR 入口处执行了 DI，则整个 ISR 期间不会发生嵌套，适合极短的关键代码段。嵌套深度建议控制在 3 层以内，过深会导致栈空间紧张和上下文保存开销累积。

直接向量中断（DVI）的跳转机制

直接向量中断是 RH850 降低响应延迟的重要特性。传统中断需要 CPU 先读取中断源寄存器，再计算向量地址，最后跳转；而 DVI 模式下，INTC1 直接将向量地址通过内部总线送给 CPU，省去了软件查询和地址计算环节。以 CAN FD 接收为例，配置 DVI 后，从中断请求到 ISR 第一条指令执行的硬件延迟可缩短约 3~5 个时钟周期。

启用 DVI 需要在 INTC1 的相应通道寄存器中设置向量地址，并确保该通道的中断使能位打开。需要注意的是，DVI 通道数量有限，应优先分配给对延迟最敏感的中断源，如过流保护和 CAN 接收。

中断延迟测量方法

测量中断延迟最直接的方法是利用 GPIO 翻转配合示波器。具体做法：在中断触发源（如 ADC 转换完成信号）到来时，通过硬件或软件将某个 GPIO 置高；在 ISR 的第一条指令处将该 GPIO 置低。示波器上高电平的宽度即为“中断请求到 ISR 入口”的延迟。若需要测量 ISR 执行时间，则在 ISR 入口置高、出口置低。

另一种方法是使用 RH850 的 CPU 周期计数器（如 PMU 或 OSTC）。在中断触发前读取计数器值，在 ISR 入口再次读取，两者之差乘以时钟周期即为延迟。假设 CPU 主频为 240 MHz，一个周期约 4.17 ns，若差值为 120 个周期，则延迟约 500 ns。该方法无需外部仪器，但需注意计数器读取本身的开销。

优化方法与电机控制实例

针对电机 FOC 控制，电流环通常要求 10 μs 以内的中断响应。优化手段包括：将 ADC 转换完成中断设为 DVI 通道，减少向量计算；在 ISR 中只做必要的 Clarke/Park 变换和 SVPWM 计算，将非关键任务移到后台循环；使用寄存器组切换（如 RH850 的 Bank 功能）减少上下文保存时间。

对于 CAN FD 接收，建议将接收中断优先级设为高于控制中断，但 ISR 中只做报文搬运和标志置位，解析工作交给任务调度器。这样即使 CAN 报文密集到达，也不会阻塞电流环。若发现报文丢失，应检查 INTC1 的优先级是否被低优先级中断长时间屏蔽，并确认嵌套使能是否打开。

最后，建议在项目初期就建立中断响应时间预算表，明确每个中断源的最大允许延迟、实测值和优化措施。通过定期测量和对比，可以及时发现因代码膨胀或优先级调整带来的性能退化，确保系统在电机高速运行和车载网络高负载下仍能满足实时性要求。