3. Jacinto雷达芯片族与射频前端架构

在TI的汽车雷达方案中，Jacinto处理器与AWR系列毫米波雷达芯片并不是简单的“主控+传感器”关系，而是一套分工明确、数据流紧密耦合的协同架构。理解这套架构，是判断系统该用集成式射频前端还是分立前端、该选几发几收、是否需要级联的前提。

一、AWR与Jacinto的协同分工

AWR芯片（如AWR1843、AWR2243）内部集成了毫米波射频前端、雷达信号处理子系统（DSP、HWA硬件加速器）以及用于配置和低速通信的MCU。它负责发射FMCW chirp、接收回波、完成混频得到中频信号，并在片内做距离维FFT、多普勒FFT、CFAR检测等雷达信号处理，输出点云或距离-多普勒-角度数据。

Jacinto处理器（如TDA4VM、TDA4VH）则是域控制器级SoC，内部包含Cortex-A72应用核、Cortex-R5F实时核、C7x DSP/MMA矩阵加速器、GPU以及专用视觉加速器。它不直接产生射频信号，而是接收AWR输出的雷达数据，完成多传感器融合、目标跟踪、场景建模、功能安全监控以及与整车网络的交互。

两者之间的物理接口通常有三类：一是通过CSI-2或LVDS高速链路传输雷达点云/原始数据；二是通过SPI或I2C完成AWR的寄存器配置与状态读取；三是通过GPIO或CAN实现同步触发与故障告警。Jacinto侧一般由R5F核负责AWR的实时配置与数据搬运，A72核负责上层融合算法，C7x则承担点云聚类、多普勒补偿等计算密集任务。

二、集成式射频前端与分立前端对比

集成式射频前端指AWR芯片内部已经集成了VCO、PA、LNA、混频器、ADC以及天线接口，外部只需连接天线阵列和电源、时钟。分立前端则是将射频收发链路拆分为独立的VCO、功放、低噪放、混频器等器件，再与基带处理芯片配合。

集成式方案的优势在于：链路匹配已在芯片内部完成，相位一致性由片内校准保证，体积小、功耗低、开发周期短，适合3发4收以内的中短距雷达。其局限是发射功率和接收通道数受封装与散热限制，难以直接扩展到8发8收以上的高分辨率成像雷达。

分立前端则允许工程师自由选择高功率PA、低噪声LNA和更高位数ADC，通道数可扩展到16发16收甚至更多，适合长距高分辨率前向雷达。但代价是射频链路需要逐级匹配、相位校准复杂、PCB面积和功耗显著增加，且需要额外的同步与校准机制。

三、发射/接收通道数量与级联方案

AWR器件的通道数通常以“M发N收”表示，例如AWR1843为3发4收，AWR2243为4发4收。通道数直接决定虚拟阵列规模：M发N收通过时分复用可形成M×N个虚拟接收通道。以3发4收为例，虚拟通道数为12；4发4收则为16。虚拟通道越多，角度分辨率越高，但前提是各通道间的相位和增益经过校准。

当单颗AWR的通道数不足以满足角度分辨率要求时，可采用级联方案。级联的核心是让多颗AWR芯片共享同一个本振信号，并通过同步信号保证各芯片的chirp起始时刻严格对齐。典型做法是一颗主芯片产生LO，通过功分器分配给从芯片；同时主芯片输出20MHz或40MHz参考时钟和帧同步脉冲，从芯片据此锁定自己的时序。

以两颗AWR2243级联为例，可形成8发8收，虚拟通道数达到64，角度分辨率相比单颗4发4收提升约一倍。级联后，Jacinto侧需要同时接收多路CSI-2数据，并在C7x中完成多芯片数据的联合多普勒处理和角度FFT。此时数据吞吐量、内存带宽和同步精度成为系统设计的关键约束。

四、工程实现中的关键约束

无论采用集成式还是级联方案，Jacinto侧的数据接收与处理都必须与AWR的chirp时序严格对齐。以AWR2243级联为例，主从芯片的帧同步抖动应控制在1μs以内，否则多芯片数据在慢时间维上会出现相位错位，导致多普勒模糊或角度估计偏差。

在配置层面，通常先通过SPI写入AWR的profile配置（起始频率、带宽、chirp斜率、采样率），再配置frame和chirp参数，最后使能主从同步。Jacinto的R5F核负责按帧读取CSI-2数据，并通过共享内存将数据交给C7x。C7x完成距离FFT、多普勒FFT和角度FFT后，将点云写入DDR，由A72核上的融合模块消费。

通道数与级联方案的选择，最终要回到系统指标：角度分辨率、探测距离、视场角和成本。集成式AWR适合快速落地中短距应用；级联AWR配合Jacinto的C7x算力，则能支撑4D成像雷达所需的高通道数和实时处理。理解这条从射频前端到域控制器的数据链，才能在架构设计阶段做出合理取舍。