4. 测试硬件设计与选型

量产测试的稳定性，往往在测试程序写出来之前就已经被硬件决定了。对于英飞凌 TRAVEO/T2G 与 MOTIX 系列 MCU，量产测试硬件通常由 ATE 主机、DUT 板（Device Under Test Board）、Socket/Probe Card、电源与去耦网络、信号调理与接口电路共同构成。本节围绕 ATE 平台选型、DUT 板设计、Socket 与 Probe Card 选型、信号完整性、电源与去耦策略五个方面展开，重点说明“怎么选、怎么算、怎么判断”。

一、ATE 平台选型：先看资源，再看精度

ATE 平台选型不是简单比较品牌，而是把器件测试需求映射到机台资源上。TRAVEO/T2G 属于车规级 MCU，常见测试项包括：数字通道扫描、ADC/DAC 线性度、CAN/LIN 收发、Flash 擦写、功耗与漏电、温度与电压边界。选型时先列出“必须满足”的硬指标：数字通道数、向量深度、电源通道数与电流档位、时间测量单元（TMU）分辨率、模拟源表精度、并测工位（site）数量。

以某量产项目为例，假设单颗器件需要 96 根数字 I/O、4 路可编程电源、2 路高精度模拟测量、1 路 100 MHz 时钟。若选择 256 通道数字板卡，并测 4 site，则数字通道需求为 96×4=384，已超过单板卡容量，需要两块数字板卡或降低并测数。此时应优先核算“通道数×site 数”与“电源通道数×site 数”，而不是只看单站能力。精度方面，ADC 测试通常要求源表分辨率优于 1 mV、电流档位覆盖 μA 级漏电；若机台最小电流档为 1 μA，则无法准确测量 nA 级关断漏电，需要外接低漏电测量单元或选用更高精度平台。

二、DUT 板设计：从器件引脚到测试资源的映射

DUT 板是 ATE 资源与芯片引脚之间的物理桥梁。设计第一步是建立“引脚—资源”映射表：每个芯片引脚对应哪一路 ATE 通道、哪一路电源、哪一路地，以及是否需要串联电阻、继电器或滤波。TRAVEO/T2G 的电源域通常包括 VDDD、VDDA、VDDIO、VEXT 等，MOTIX 则涉及电机驱动相关的 VS、VCP、VDH 等高压域。不同域的上电顺序和去耦要求不同，DUT 板必须按数据手册的 power sequencing 要求设计，避免反向电流或闩锁。

实际布局中，DUT 板应遵循“短、直、对称”原则：Socket 到 ATE 连接器的走线尽量短，高速信号（如时钟、CAN、SPI）走线等长并控制阻抗；模拟测量线远离数字开关噪声源；大电流电源路径加宽铜皮并增加过孔。对于需要开尔文测量的引脚，应单独引出 force/sense 对，避免走线电阻引入误差。DUT 板上还应预留测试点，便于调试阶段用示波器观察上电时序和信号质量。

三、Socket 与 Probe Card 选型：接触可靠性决定量产良率

Socket 用于封装后成品测试，Probe Card 用于晶圆测试。选型核心是“接触电阻、寿命、带宽、维护成本”。对于 TRAVEO/T2G 常见的 LQFP、BGA 封装，Socket 需关注引脚间距、接触压力、是否支持高频信号。若测试信号包含 100 MHz 以上时钟或高速 CAN，Socket 的寄生电容和电感会直接影响信号完整性，应选择低寄生参数的高频 Socket，并确认其带宽指标。

Probe Card 选型需匹配 pad 尺寸、间距和材料。悬臂式探针成本低但寿命有限，垂直探针适合高密度、高频场景。量产中应记录接触电阻变化趋势：当接触电阻从初始 0.1 Ω 上升到 0.5 Ω 以上，或某 site 出现间歇性开路，通常意味着探针磨损或污染，需要清洗或更换。Socket 同样应设定寿命阈值，例如 50 万次插拔后接触电阻漂移超过 20% 即更换。

四、信号完整性：从走线到测量的可观察指标

信号完整性不是抽象概念，而是可以在 DUT 板上直接观察的波形质量。对于 TRAVEO/T2G 的时钟和 CAN 信号，重点控制三点：阻抗、回流路径和串扰。高速信号走线应参考完整地平面，避免跨分割；差分对保持等长等距，长度偏差控制在 5 mil 以内；模拟测量线采用屏蔽或远离数字开关节点。

实际调试时，可用示波器在 Socket 引脚处测量时钟上升时间、过冲和振铃。若上升时间明显变缓，说明走线寄生电容过大或驱动能力不足；若过冲超过电源电压 10%，需增加串联端接电阻。对于 ADC 测试，应观察采样保持阶段的建立时间，若建立不足，读数会偏低或跳动，此时应降低源阻抗或增加驱动缓冲。

五、电源与去耦策略：按域设计，按顺序上电

电源与去耦的核心是“每个电源域独立去耦、按手册顺序上电、大电流路径低阻抗”。TRAVEO/T2G 的 VDDD、VDDA、VDDIO 应分别放置 100 nF 与 1 μF 电容，VDDA 额外增加 10 μF 储能电容。去耦电容必须靠近芯片引脚，回路面积最小化。MOTIX 的 VS、VCP 等高压域需注意耐压和爬电距离，大电流路径加宽铜皮并多打过孔。

上电顺序应严格遵循数据手册。例如先 VDDD 后 VDDIO，再 VDDA，最后 VEXT。若顺序错误，可能导致内部 ESD 二极管导通，产生反向电流。量产测试中可在 DUT 板上增加电源监控点，用 ATE 的电源通道记录每域上电时间和电流，若某域电流异常偏高，优先检查去耦电容是否短路或上电顺序是否被误触发。

六、选型与设计检查表示例

以下检查表可用于 DUT 板投板前和量产导入前的快速核对，字段可根据项目增减。

完成上述设计后，建议在首件测试中记录每站接触电阻、电源电流和关键信号波形，形成基线数据。量产过程中一旦某站良率下降，可快速对比基线，判断是 Socket 磨损、去耦失效还是 ATE 通道异常。测试硬件不是一次性投入，而是需要持续监控和维护的量产资产。