4. TRAVEO电源系统EMC设计
TRAVEO系列MCU（以CYT4BB/CYT2BL等典型器件为例）通常提供多组电源引脚：VDDD为数字内核与数字外设供电，VDDA为模拟子系统（ADC、比较器、PLL模拟部分）供电，VDDIO为各GPIO端口供电，此外还有VDDA_ADC、VREFH、VBAT等辅助引脚。EMC设计的核心不是"多放几个电容"，而是让每一路电源在它关心的频段内呈现足够低的阻抗，同时阻止噪声在数字域、模拟域和外部线束之间互相传导。本节按"引脚分类—去耦网络—滤波电路—供电选型"的顺序展开，并给出可直接参考的元件参数与布局约束。
一、先分清三类电源引脚的噪声特性
VDDD的负载是CPU内核、Flash和数字逻辑，电流呈强开关脉冲特性，主要噪声频段在几十MHz到几百MHz，是传导发射（CE）和辐射发射（RE）的主要来源。VDDA的负载是ADC采样保持网络、基准和PLL，它对电源纹波极其敏感，但自身几乎不产生大电流噪声，属于"受害者"而非"肇事者"。VDDIO的负载是GPIO输出驱动，噪声取决于外接负载和翻转速率，若驱动长线束或继电器，还会通过I/O回流把噪声耦合回电源平面。
因此三者的设计目标不同：VDDD要"低阻抗+高频旁路"，VDDA要"高隔离+低纹波"，VDDIO要"限流+边沿控制"。把三者当成同一类电源统一处理，是常见的EMC失效根因。
二、去耦网络：按频段分层，而不是按容值堆叠
去耦电容的作用是在目标频段提供低阻抗回流路径。实际电容存在等效串联电感ESL，其自谐振频率fSRF=1/(2π√(LC))，超过该频率后电容呈感性，去耦能力迅速下降。因此去耦网络必须"分层"：
- 100nF（0402或0201）：自谐振约在10~30MHz，负责中频段，每个VDDD引脚就近放置1只，回路面积控制在5mm²以内。
- 1μF~2.2μF（0603/0805）：自谐振约1~5MHz，负责中低频，每2~3个电源引脚共用1只。
- 10μF~22μF（0805/1206，X7R或X5R）：负责百kHz~1MHz，作为板级储能，每电源域1~2只。
- VDDA额外增加：10Ω~22Ω磁珠或电阻与100nF+1μF组成RC/LC滤波，把数字噪声挡在模拟域之外。
关键约束：电容接地端必须通过独立过孔直接连到地平面，不要与信号回流共用过孔；VDDD与VDDA的地应在芯片下方单点或通过磁珠连接，避免数字地电流流过模拟地平面。
三、滤波电路：VDDA的RC/LC与VDDIO的串联阻尼
VDDA滤波推荐"磁珠+电容"的π型或LC结构。以100MHz时阻抗约10Ω的磁珠为例，配合100nF和1μF，可在1MHz以上形成20dB以上的插入损耗。注意磁珠的直流电阻（DCR）会带来压降，若VDDA电流为20mA、DCR为0.5Ω，压降仅10mV，可接受；但若选用DCR达2Ω的磁珠，压降40mV，可能影响ADC满量程精度，需在选型时核算。
VDDIO的滤波重点不是"滤"，而是"限"。当GPIO驱动长线束时，可在电源引脚串联22Ω~33Ω电阻或小磁珠，配合100nF就近去耦，抑制输出级开关瞬间从电源抽取的尖峰电流。若VDDIO分组供电（如PORT0~PORT5一组、PORT6~PORT11另一组），应分别去耦，避免一组端口的噪声通过共用电源耦合到另一组。
四、LDO与DC-DC选型：按噪声预算和效率权衡
VDDD若电流较大（如100mA以上），优先选DC-DC以提高效率，但必须关注其开关频率和输出纹波。建议开关频率选在2MHz以上，使其谐波落在MCU敏感频段之外，并在输出端加LC后置滤波。若系统对EMC要求极严（如CISPR 25 Class 5），VDDD也可用LDO，但需核算热耗：以3.3V输入、1.2V/150mA输出为例，LDO功耗为(3.3-1.2)×0.15=0.315W，需足够铜箔散热。
VDDA必须用低噪声LDO，输出噪声密度建议低于30μVRMS（10Hz~100kHz），PSRR在1MHz处不低于40dB。若VDDA与VDDD同源，应在LDO前加磁珠隔离，避免数字噪声通过LDO的有限PSRR串入。
VDDIO的选型取决于外设电平：若外部器件为3.3V，可直接由系统3.3V供电，但需确认该电源上是否挂有其他大电流开关负载；若有，建议单独用LDO或加磁珠隔离。
五、一个可参考的元件配置示例
| 电源域 | 去耦/滤波元件 | 供电方式 | 关键约束 |
|---|---|---|---|
| VDDD | 每引脚100nF(0402) + 2.2μF + 10μF | DC-DC 2.2MHz，输出加1μH+10μF | 回路面积<5mm²，地过孔独立 |
| VDDA | 磁珠10Ω@100MHz + 100nF + 1μF | 低噪声LDO，噪声<30μVRMS | 模拟地单点连接，远离DC-DC |
| VDDIO | 每组100nF + 1μF，串联22Ω | LDO或系统3.3V经磁珠 | 按端口分组，避免共用过孔 |
| VREFH | 100nF + 1μF | 由VDDA经RC滤波 | 远离GPIO翻转节点 |
完成上述设计后，建议用近场探头在30MHz~300MHz扫描电源引脚附近，对比加装滤波前后的场强变化；同时用示波器（带宽≥500MHz，使用弹簧地针）测量VDDA纹波，目标峰峰值控制在5mV以内。若ADC采样码值在固定输入下抖动超过±3LSB，应优先检查VDDA滤波和地回路，而不是先怀疑ADC配置。