3. TRAVEO硬件最小系统设计
TRAVEO T2G 系列（如 CYT2/CYT3/CYT4）在汽车 HMI 中通常承担图形渲染、触摸控制与整车网络交互，其硬件最小系统决定了芯片能否稳定启动、可靠运行并顺利量产。最小系统并非“把芯片焊上、通上电”那么简单，它由电源树、时钟、复位、调试接口、启动模式以及封装与叠层六个相互约束的部分组成。本节按“先供电、再时序、后接口与工艺”的顺序展开，并给出可直接对照的示例参数。
一、电源树与 PMIC 选型
TRAVEO T2G 的供电域可归纳为四类：核心域 VCCD（典型 1.1V 或 1.2V，视主频与器件型号而定）、I/O 域 VDDIO（3.3V 或 1.8V）、模拟/时钟域 VDDA（通常 3.3V，需低噪声）、以及部分器件需要的备份域 VBACKUP。上电顺序的一般要求是：VDDIO 先建立或与 VCCD 同时建立，VDDA 不晚于 VDDIO 稳定，VBACKUP 可独立常供。若顺序颠倒，可能出现 I/O 反灌电流，导致内部 ESD 结构长期导通而损伤。
PMIC 选型时先算电流预算。以某 HMI 节点为例：CYT4 主频 240MHz、DDR 接口与图形加速开启，VCCD 峰值约 450mA，VDDIO 约 200mA，VDDA 约 60mA，合计约 0.71A；再叠加 30% 余量，PMIC 各通道需满足 VCCD≥600mA、VDDIO≥260mA、VDDA≥80mA。选型核对表如下：
| 核对项 | 要求 | 示例值 |
|---|---|---|
| 输入范围 | 覆盖冷启动与抛负载 | 3.0～40V，耐 40V 抛负载 |
| 输出通道 | 至少 3 路可配时序 | BUCK1 1.1V / BUCK2 3.3V / LDO 3.3V |
| 时序控制 | 支持 PGOOD 级联或 I²C 配置 | VDDIO→VCCD→VDDA，间隔 1ms |
| 监控与复位 | 欠压、过压、看门狗 | UV 阈值 0.9×标称 |
| 车规等级 | AEC-Q100 | Grade 1，-40～125℃ |
若采用分立方案，则需用使能引脚串接实现顺序：VDDIO 的 PGOOD 接 VCCD 使能，VCCD 的 PGOOD 接 VDDA 使能。无论哪种方案，都应在每路输出就近放置 10µF+100nF 去耦，VCCD 内核域额外加 1µF 高频电容。
二、时钟与复位
TRAVEO 的时钟源有三条路径：外部晶振（ECO，典型 16MHz 或 24MHz）、内部高速振荡器（IMO，约 8MHz，精度较低）、以及外部参考输入。HMI 场景若涉及 CAN 与 USB，建议使用外部晶振，负载电容按晶振规格计算：CL=(C1·C2)/(C1+C2)+Cstray，其中 Cstray 取 3～5pF。例如 16MHz 晶振要求 CL=8pF，取 Cstray=4pF，则 C1=C2≈8pF，实际选 8.2pF 标准值。
复位分为上电复位（POR）、外部复位（XRES）与看门狗复位。XRES 引脚需外接 10kΩ 上拉至 VDDIO，并并联 100nF 到地，形成 RC 滤波，时间常数约 1ms，可滤除电源毛刺。复位释放必须晚于所有电源稳定，通常由 PMIC 的 RESET 输出直接驱动 XRES，避免 MCU 在电源未稳时提前启动。
三、调试接口与启动模式
TRAVEO 支持 SWD 与 JTAG 两种调试接口，量产板建议保留 SWD 四线（SWCLK、SWDIO、SWO、GND）加复位，共 5 针 1.27mm 排针或 Tag-Connect 焊盘。SWDIO 需 10kΩ 上拉至 VDDIO，SWCLK 需 10kΩ 下拉，避免悬空误触发。若使用 JTAG，则额外占用 TDI、TDO、TMS、TRST，引脚紧张时优先 SWD。
启动模式由启动引脚（如 CYT4 的 BOOT 相关引脚）在上电复位释放瞬间采样决定，常见三种：内部 Flash 启动（量产默认）、外部存储器启动（用于大容量图形资源）、调试/系统模式（用于烧录与恢复）。采样窗口极短，因此启动引脚必须用 10kΩ 电阻明确上拉或下拉，禁止悬空；若需跳线切换，跳线到引脚的走线应短于 10mm，并在跳线端加 100nF 滤波。
四、BGA 封装与 PCB 叠层要点
TRAVEO 多采用 0.8mm 或 0.65mm 球距的 BGA，扇出方式直接决定叠层。以 0.8mm 球距、176 球为例，推荐 6 层叠层：
L1 信号（BGA 扇出 + 关键信号）
L2 完整地平面（GND）
L3 信号（中速信号、电源分配）
L4 电源平面（VCCD / VDDIO / VDDA 分区）
L5 信号（低速信号、调试）
L6 信号 + 地铜（底部器件与测试点）
关键约束：BGA 下方 L2 必须是完整地平面，不得开槽；VCCD 与 VDDIO 在 L4 上分区，间距≥0.5mm，避免耦合；VDDA 单独从 PMIC 引线，并在进入 BGA 前加 π 型滤波（10Ω+1µF+100nF）。过孔采用 0.2mm 激光孔或 0.3mm 机械孔，扇出优先“狗骨”式，每球一个过孔，电源球可两球共用。晶振走线远离 BGA 高速信号，长度≤10mm，包地处理。调试接口的 SWCLK/SWDIO 走线等长，误差≤5mm，避免与 LCD 差分对并行。