4. 区域控制器硬件最小系统设计
区域控制器（Zone Controller）通常以英飞凌 TRAVEO™ T2G 系列 MCU 为核心，承担车身域内的集中控制、网关路由与边缘执行功能。所谓“最小系统”，是指让 MCU 能够上电、起振、复位、被调试、被烧录并稳定运行程序所必需的最少外围电路集合。它不追求功能完整，但必须保证“可启动、可观测、可恢复”。本节围绕供电、时钟、复位、调试接口、启动模式与 PCB 布局六个方面展开，并给出可执行的硬件检查清单。
一、供电方案：多域供电与上电时序
TRAVEO T2G 的电源域通常包括 VDDD（内核/数字）、VDDA（模拟）、VDDIO（I/O）、VDDUSB 以及部分型号的 VBACKUP。以 CYT4BF 为例，典型工作电压为 2.7～5.5V 的 VDDD，而 VDDA 与 VDDIO 需按数据手册分别供电。设计时不能简单地把所有电源脚并联到同一 LDO，否则模拟域噪声会耦合进 ADC 与时钟电路。
推荐方案是：主电源采用 5V 输入，经 DC-DC 降至 3.3V 作为 VDDD 与 VDDIO，再经低噪声 LDO 产生 3.3V VDDA，并在 VDDA 前串联磁珠或 0Ω 电阻隔离。每个电源引脚旁放置 100nF 高频去耦电容，每 2～3 个引脚增加一个 1μF 或 4.7μF 体电容。上电时序上，VDDD 应先于或同时于 VDDIO 建立，避免 I/O 脚出现反灌电流。若使用外部复位监控芯片，需保证其阈值低于 MCU 最低工作电压。
二、晶振与时钟树
TRAVEO T2G 的时钟源包括内部 IMO（主振荡器）、外部 ECO（晶振）、外部 WCO（32.768kHz）以及 PLL。最小系统通常配置 16MHz 或 24MHz 外部晶振作为 ECO，经 PLL 倍频至 100～350MHz 作为系统时钟。晶振电路应靠近 MCU 的 ECO_IN/ECO_OUT 引脚，负载电容按晶振规格计算：CL = (C1×C2)/(C1+C2) + Cstray，其中 Cstray 一般取 3～5pF。例如 8pF 负载电容的晶振，C1=C2≈10pF。
时钟树配置需在启动代码中完成：先使能 ECO，等待稳定标志；再配置 PLL 的反馈分频与输出分频；最后切换系统时钟源并更新 Flash 等待周期。若时钟未稳定就切换，MCU 会进入异常或复位。调试阶段可用 CLK_OUT 引脚输出分频时钟，用示波器确认频率与占空比。
三、复位电路
复位电路的目标是保证 MCU 在上电、掉电和异常时都能进入确定状态。TRAVEO T2G 的 XRES 引脚为低电平有效，内部有上拉，但外部仍建议加 10kΩ 上拉和 100nF 对地电容，形成 RC 延时。若系统对可靠性要求高，应使用专用复位监控芯片（如 TPS3808），其复位阈值可精确设定，并在 VDDD 低于阈值时输出复位。
调试时常见问题是复位引脚被仿真器驱动或电容过大导致复位释放过慢。建议 RC 时间常数控制在 1～10ms，例如 10kΩ×100nF=1ms。若使用外部看门狗，需确认其复位输出为开漏并加上拉。
四、调试接口（SWD/JTAG）
SWD 是 TRAVEO T2G 最常用的调试接口，仅需 SWCLK、SWDIO、GND、VREF 四根线。JTAG 在需要边界扫描或多核调试时使用。接口电路应包含：SWCLK 与 SWDIO 各串 22～33Ω 电阻以抑制过冲；SWDIO 上拉 10kΩ 至 VDDIO；VREF 接目标板 VDDIO 用于电平参考；GND 至少两根以降低回流阻抗。
若使用 10 针 Cortex 调试座，引脚定义需与仿真器一致。调试接口附近应放置 TVS 或 ESD 保护器件，避免热插拔损坏 MCU。烧录时若无法连接，先检查 VREF 是否上电、SWDIO 是否被其他电路拉低、复位是否被持续拉低。
五、启动模式配置
TRAVEO T2G 在复位释放时采样 BOOT 相关引脚，决定从 Flash、系统 ROM 还是调试接口启动。典型配置为：BOOT 引脚通过 10kΩ 电阻上拉或下拉，默认从 Flash 启动；若需进入系统 ROM 烧录模式，则在复位时拉高或拉低对应引脚。设计时应将 BOOT 引脚引出测试点或跳线，便于量产烧录和故障恢复。
注意 BOOT 引脚不可悬空，否则可能因噪声导致启动模式不确定。若使用外部编程器，需确认其驱动时序与 MCU 采样窗口匹配。
六、PCB 布局要点与硬件检查清单
布局顺序建议：先放置 MCU 与晶振，再放置电源与去耦，最后放置调试接口与连接器。晶振与 MCU 距离小于 10mm，下方禁止走线，周围包地并打屏蔽过孔。电源去耦电容紧贴引脚，先经过电容再进入引脚。SWD 走线尽量等长，避免与高频信号平行。模拟地与数字地采用单点连接，连接点靠近 MCU 的 VSSA。
以下检查清单可用于投板前自检：
| 检查项 | 要求 | 判定方法 |
|---|---|---|
| 电源去耦 | 每个电源脚 100nF，每域至少 4.7μF | 目视 + 万用表通断 |
| 晶振负载电容 | 按 CL 计算，偏差 <10% | 查 BOM 与计算书 |
| 复位 RC | 10kΩ + 100nF，时间常数 1～10ms | 示波器测上电波形 |
| SWD 上拉 | SWDIO 10kΩ 上拉至 VDDIO | 万用表测阻值 |
| BOOT 引脚 | 不悬空，有明确上下拉 | 目视 + 测电平 |
| 晶振下方走线 | 禁止任何信号线穿越 | PCB 检查 |
最小系统设计完成后，应能通过 SWD 连接目标板、读取芯片 ID、烧录一个 LED 闪烁程序并观察运行。若以上步骤全部通过，说明供电、时钟、复位、调试与启动模式均已正确工作，可在此基础上扩展 CAN、LIN、以太网等区域控制器功能。