4. 座舱显示硬件架构
智能座舱的显示效果，最终不是由某一块屏幕单独决定的，而是由一条从SoC内部到屏幕面板的完整硬件链路共同决定。理解这条链路，是后续做渲染优化、带宽评估、多屏异显方案设计的基础。本章从SoC出发，逐级拆解GPU、DPU、显示控制器、物理接口，并给出多屏异显的典型架构与选型思路。
一、核心原理：从渲染到点亮的五级链路
座舱显示硬件可以抽象为五级：渲染源 → 合成层 → 显示控制器 → 物理接口 → 屏幕面板。GPU负责把应用UI渲染成图层；DPU（Display Processing Unit，显示处理单元）负责多图层叠加、缩放、旋转、色彩转换；显示控制器（Display Controller/Timing Controller）负责生成时序信号（像素时钟、HSYNC、VSYNC、DE）；物理接口负责把并行像素流串行化并长距离传输；面板则完成最终的光电转换。
关键认知是：GPU强不等于显示强。GPU决定“画得快不快”，DPU和显示控制器决定“能不能同时送出去、送得对不对”。很多座舱卡顿、撕裂、黑屏问题，根因不在GPU算力，而在DPU图层数不足、显示控制器带宽不够或接口链路训练失败。
二、方法流程：多屏异显的配置步骤
多屏异显（Multi-Display Independent Display）指同一SoC同时驱动多块屏幕，且每块屏幕显示不同内容。典型配置流程如下：
- 确认DPU图层预算：统计所有屏幕所需图层总数，例如仪表3层、中控5层、副驾4层、后排2层，合计14层，DPU必须支持≥14层。
- 分配显示控制器通道：每块屏绑定一路Timing Controller，确认SoC支持的路数（常见2~4路）。
- 选择物理接口：仪表用LVDS或MIPI DSI，中控用MIPI DSI，外接屏用HDMI/DP，远屏用SerDes。
- 计算带宽：按分辨率×刷新率×色深×开销系数估算，确保LPDDR带宽和接口带宽均有余量。
- 配置时序与同步：设置每路像素时钟、前后肩、同步极性，并决定是否启用全局VSYNC同步。
单屏像素率 = 1920×720×60 ≈ 82.9 Mpx/s
单屏带宽 ≈ 82.9M × 24bit × 1.25 ≈ 2.49 Gbps
四屏合计 ≈ 9.96 Gbps，需确认LPDDR有效带宽与DPU内部总线是否满足。
三、案例场景：四屏座舱的硬件分配
某中高端车型采用单SoC方案，驱动仪表、中控、副驾、后排四块屏。硬件分配如下表：
| 屏幕 | 分辨率 | 刷新率 | 接口 | DPU图层 | 主要负载 |
|---|---|---|---|---|---|
| 仪表 | 1920×720 | 60Hz | LVDS | 3 | 车速/报警/3D车模 |
| 中控 | 2560×1440 | 60Hz | MIPI DSI 4-Lane | 5 | 地图/媒体/多任务 |
| 副驾 | 1920×1080 | 60Hz | MIPI DSI 4-Lane | 4 | 视频/娱乐 |
| 后排 | 1920×1080 | 60Hz | SerDes | 2 | 影音/游戏 |
该方案中，中控屏分辨率最高，是带宽与DPU压力的主要来源。实际调试时发现中控在播放4K视频并叠加导航时出现掉帧，排查后确认是DPU图层混合带宽不足，而非GPU算力问题。将视频层改为硬件解码直通DPU后，问题解决。
四、误区与复盘
常见误区二：接口带宽按理论值满打满算。MIPI DSI实际有效带宽通常只有理论值的70%~85%，需留足余量。
常见误区三：多屏不同步。各屏独立刷新会导致跨屏动画撕裂，需启用全局VSYNC或帧同步机制。
常见误区四：忽略LPDDR带宽争抢。GPU、DPU、CPU、视频解码共享内存带宽，峰值叠加时容易互相拖累。
复盘建议：在硬件选型阶段就建立“图层预算表”和“带宽预算表”，把每块屏的分辨率、刷新率、图层数、接口类型、带宽占用逐项列出，作为后续渲染优化的基线。只有硬件链路清晰，软件层的合成策略、刷新率调度、带宽压缩才有明确的优化空间。
# 典型调试命令：查看显示控制器与接口状态（示意）
cat /sys/kernel/debug/dri/0/summary
# 输出示例
# CRTC 0: 1920x720@60 LVDS layers=3 bw=2.49Gbps
# CRTC 1: 2560x1440@60 DSI-4L layers=5 bw=7.96Gbps
# CRTC 2: 1920x1080@60 DSI-4L layers=4 bw=5.97Gbps
# CRTC 3: 1920x1080@60 SerDes layers=2 bw=5.97Gbps
掌握这条从SoC到面板的完整链路，才能在面对多屏异显需求时，做出合理的硬件分配与优化决策。