3. 以太网基础回顾

硬件设计这关过不了，调试阶段就得天天加班。我见过太多团队，软件调通了，硬件一上电就冒烟，或者PHY死活不link up。说白了，问题大多出在三个地方：电源没喂饱、时钟不准、PCB走线埋雷。

这一章，咱们就掰开揉碎聊聊这三个核心。你想想看，PHY芯片就是个模拟+数字的混合体，它对电源和时钟的敏感度，比MCU高得多。

3.1 电源树设计：别让PHY饿着

车载PHY通常需要三路电源：

• 核心电压 (Vcore)：1.1V 或 1.2V，给数字逻辑供电。电流需求大，纹波要求严。
• I/O 电压 (VIO)：3.3V 或 1.8V，给MDIO、中断等接口供电。
• 模拟电压 (VAA)：3.3V，给PLL和SerDes模拟电路供电。这路最娇气。

我个人的习惯是，先看数据手册里的 Power Consumption 表，算出峰值电流，再留 30% 余量。举个例子，某款百兆PHY，Vcore 标称 1.2V/200mA，我会选一颗 500mA 的LDO。

去耦电容：不是越多越好

很多新手喜欢在电源管脚旁堆一堆电容，觉得“多多益善”。其实不然。电容的 自谐振频率 (SRF) 决定了它的有效去耦频段。

电容值	封装	典型SRF	适用场景
10 µF	0805	~1 MHz	低频纹波、大电流瞬态
100 nF	0402	~10 MHz	中等频率去耦，最常用
10 nF	0402	~50 MHz	高频噪声，靠近PHY管脚
1 nF	0201	~150 MHz	超高频，SerDes电源专用

3.2 时钟电路：PHY的心脏起搏器

车载PHY通常需要一颗 25MHz 或 50MHz 的参考时钟。这颗晶振的质量，直接决定了PHY能不能锁定链路，以及误码率高低。

晶体 vs 振荡器

类型	优点	缺点	车载推荐
无源晶体 (Crystal)	成本低、相位噪声好	需要内部振荡器、起振慢	常用，需匹配负载电容
有源振荡器 (XO)	输出稳定、驱动强	成本高、体积大	对抖动要求严苛时使用

我个人更倾向用无源晶体，成本敏感嘛。但要注意，晶体的 负载电容 (CL) 必须匹配。匹配不对，频率会偏。计算公式很简单：

CL = (C1 * C2) / (C1 + C2) + Cstray
其中 Cstray 是PCB寄生电容，通常取 2-5 pF

举个例子，如果晶体要求 CL=18pF，Cstray 估算 3pF，那么 C1=C2 应该选 30pF。嗯，这里要注意，别用 18pF 的电容直接怼上去，那样频率会偏高。

时钟走线

• 时钟线必须包地，两侧打地过孔，间距不超过 1/10 波长。
• 远离DC-DC电感和高速数据线。
• 串接一颗 22Ω 电阻，靠近源端，抑制过冲。

3.3 PCB布局与信号完整性基础

车载PHY的PCB设计，核心就一句话：控制阻抗，减少串扰。你想想看，100BASE-T1 差分对上的信号，摆幅只有 1V 左右，稍微有点串扰，接收端就误判了。

差分对布线

1. 等长：差分对内长度差控制在 5mil 以内。我习惯在走线时手动绕蛇形线补偿。
2. 等距：差分对间距保持恒定，避免阻抗突变。间距通常取线宽的 2-3 倍。
3. 参考平面：差分对下方必须有连续的地平面，严禁跨分割。

层叠结构

车载PHY建议用 4 层或 6 层板。我推荐一个经典的 4 层叠构：

• L1 (Top)：信号层，走PHY的MDI差分对和时钟线。
• L2 (GND)：完整地平面，无走线。
• L3 (Power)：电源层，分割出 Vcore、VIO、VAA 区域。
• L4 (Bottom)：信号层，走低速控制信号和辅助电源。

为什么 L2 必须是完整地平面？因为差分对的回流电流就在 L2 上，如果 L2 被走线切断，回流路径变长，差模辐射就会增加。我调试过一块板子，EMI 超标 6dB，最后发现就是 L2 被一条电源线切断了。

布局分区

PHY芯片周围，我习惯分成三个区：

1. 模拟区：晶振、PLL滤波电容、VAA去耦电容。这个区要远离DC-DC。
2. 数字区：MDIO上拉电阻、中断信号、复位电路。
3. 接口区：RJ45连接器、共模扼流圈、ESD保护器件。接口区的地要与板地做隔离，通过 1MΩ 电阻+1nF 电容单点连接。

3.4 知识结构总览

下面这张图，把本章的核心逻辑串起来了。你可以把它当作设计时的检查清单。

这张图把电源、时钟、信号完整性三个维度串在了一起。你设计时，可以对着这张图逐项检查。任何一个环节出问题，PHY都不会正常工作。