4. ADC与信号调理
在FPGA电流采样与高速闭环控制系统中，ADC与信号调理电路位于整个信号链的最前端，其性能直接决定了闭环控制的精度、带宽与稳定性。无论后续数字滤波器与控制器算法多么精密，如果模拟前端引入噪声、失真或混叠，系统都无法恢复真实电流信息。本节从ADC类型选择、分辨率与采样率权衡、信噪比指标、运放调理电路设计以及抗混叠滤波器设计五个维度展开，帮助读者建立完整的模拟前端设计思维。
一、ADC类型与选型逻辑
电流采样常用的ADC类型主要有逐次逼近型（SAR）、Δ-Σ型、流水线型与闪速型。SAR ADC凭借其无延迟、低功耗、中等分辨率的特点，在电机控制与开关电源电流环中应用最广；Δ-Σ ADC通过过采样与噪声整形获得极高分辨率，适合工频电流监测与高精度功率分析，但群延迟较大，不适合高带宽闭环；流水线型ADC速度高但功耗与成本偏高，多用于高速数据采集；闪速型ADC速度极快但分辨率低，常用于射频或特殊高速比较场景。
选型时应首先明确闭环带宽需求。若电流环带宽为10 kHz，则采样率至少应达到100 kSPS以上，并优先选择SAR型；若仅需监测工频电流有效值，Δ-Σ ADC在1 kSPS下即可获得20位以上有效分辨率。选型不是追求最高指标，而是在速度、精度、延迟与成本之间取得平衡。
二、分辨率、采样率与信噪比
分辨率决定ADC能区分的最小电压变化。对于n位ADC，满量程为VFS时，1 LSB = VFS/2n。例如16位ADC、满量程±5 V时，1 LSB约为152.6 µV。若电流传感器灵敏度为40 mV/A，则理论电流分辨率为3.8 mA。但实际有效分辨率受噪声限制，通常用有效位数（ENOB）衡量：ENOB = (SINAD − 1.76)/6.02。
信噪比（SNR）与信噪失真比（SINAD）是衡量ADC动态性能的核心指标。理想ADC的SNR = 6.02n + 1.76 dB。实际ADC受量化噪声、热噪声、时钟抖动与谐波失真影响，SINAD低于理想值。在电流采样中，若ADC的SINAD为86 dB，则ENOB约为14位，意味着虽然标称16位，但有效精度仅14位。设计时应以ENOB而非标称位数评估系统精度。
关键关系：采样率fs必须大于信号最高频率fmax的2倍（奈奎斯特准则）。工程中通常取fs ≥ (5～10)×fmax，为抗混叠滤波器留出过渡带。过采样可降低量化噪声密度，每提高4倍采样率，SNR改善约6 dB。
三、运放调理电路设计
电流传感器输出通常为小电压信号，需经运放调理后送入ADC。调理电路的核心任务包括：电平搬移、增益放大、阻抗匹配与共模抑制。常用拓扑有差分放大器、仪表放大器与全差分放大器。全差分放大器（FDA）能同时提供差分输出与共模电平设定，是现代高速ADC的首选驱动。
设计时需关注运放的增益带宽积（GBW）、压摆率（SR）、输入失调电压与噪声密度。若闭环带宽为100 kHz、增益为10，则GBW至少应大于1 MHz，并留3～5倍余量。压摆率需满足：SR ≥ 2π·f·Vpk，否则大信号输出会失真。此外，运放输出端应靠近ADC输入，走线短而对称，避免引入额外寄生参数。
// 典型全差分运放调理参数示例
增益：G = 10 V/V
闭环带宽：BW = 200 kHz
GBW ≥ 10 × 200 kHz × 3 = 6 MHz
压摆率：SR ≥ 2π × 200k × 1V ≈ 1.26 V/µs
反馈电阻：Rf = 1 kΩ，Rg = 100 Ω
共模输出：VOCM = 1.65 V（对应ADC中点）四、抗混叠滤波器设计
抗混叠滤波器（AAF）位于运放与ADC之间，用于抑制高于奈奎斯特频率的成分，防止其折叠回基带造成不可逆混叠。常用拓扑为二阶或四阶巴特沃斯/贝塞尔低通滤波器。巴特沃斯幅频平坦，贝塞尔群延迟恒定，适合闭环控制以减小相位滞后。
截止频率fc应略高于信号带宽，同时保证在fs/2处有足够衰减。对于二阶低通，阻带衰减为−40 dB/dec；若fc = 50 kHz、fs = 500 kSPS，则奈奎斯特频率为250 kHz，在250 kHz处衰减约−28 dB，可能不足。此时可提高采样率或采用四阶滤波器，使250 kHz处衰减达到−56 dB以上。
元件选择上，电容宜选用C0G/NP0陶瓷电容，避免X7R的压电效应与直流偏置漂移；电阻选用低温度系数薄膜电阻，并保持对称布局。滤波器应尽量靠近ADC输入引脚，减少PCB走线引入的噪声与串扰。
五、典型场景与参数对照
以三相电机电流采样为例：采用霍尔电流传感器，灵敏度40 mV/A，最大电流±20 A，输出±0.8 V；ADC选用16位SAR，满量程±2.5 V，采样率1 MSPS；运放增益设为3，将±0.8 V放大至±2.4 V，接近满量程；抗混叠滤波器采用二阶贝塞尔，fc = 100 kHz。此时理论电流分辨率约为1.27 mA，ENOB约14位，实际分辨率约5 mA，满足一般伺服控制需求。
| 参数 | 设计值 | 说明 |
|---|---|---|
| ADC类型 | 16位SAR | 无延迟，适合闭环 |
| 采样率 | 1 MSPS | 奈奎斯特频率500 kHz |
| 运放增益 | 3 V/V | ±0.8 V放大至±2.4 V |
| 滤波器类型 | 二阶贝塞尔 | 群延迟恒定 |
| 截止频率 | 100 kHz | 兼顾带宽与抗混叠 |
| 理论分辨率 | 1.27 mA | 16位、±2.5 V、40 mV/A |
| 有效分辨率 | 约5 mA | 考虑ENOB与噪声 |
六、常见误区与复盘
- 只看标称位数，忽略ENOB：16位ADC在噪声环境下可能只有13位有效，应以SINAD实测为准。
- 抗混叠滤波器截止频率过高：若fc接近fs/2，混叠抑制不足，高频噪声会折叠回基带。
- 运放压摆率不足：大信号阶跃时输出失真，导致电流波形削顶，闭环控制出现振荡。
- 滤波器电容选型不当：X7R电容在直流偏置下容值下降，截止频率偏移，抗混叠效果变差。
- 布局不对称：差分走线长度不一致会引入共模转差模噪声，降低有效分辨率。
建议在PCB设计完成后，用网络分析仪或扫频法实测调理电路与滤波器的幅频特性，确认在fs/2处衰减满足要求；同时用ADC采集直流与正弦信号，计算SINAD与ENOB，验证实际有效精度。
综上所述，ADC与信号调理设计是一个多参数协同的过程。从传感器输出到FPGA数字输入，每一级都需围绕带宽、精度、噪声与延迟进行权衡。只有将ADC类型、分辨率、采样率、信噪比、运放调理与抗混叠滤波作为一个整体来设计，才能为高速闭环控制提供干净、可靠、低延迟的电流反馈信号。