4. 时序基础
在FPGA电机控制系统中，时序问题往往不会像逻辑错误那样立刻暴露，而是表现为“偶发丢脉冲”“电流环偶尔失控”“编码器计数跳变”等难以复现的现象。要定位这类问题，必须回到时序分析最基本的五个概念：建立时间、保持时间、时钟偏斜、抖动与亚稳态。它们共同决定了触发器能否在时钟边沿可靠地捕获数据，也决定了电机控制环路在高温、低压、长走线条件下是否仍然稳定。
一、核心原理：触发器为什么需要“时间窗口”
FPGA内部绝大多数同步逻辑由D触发器构成。触发器并不是在时钟边沿瞬间完成采样，而是在边沿前后各需要一段数据稳定的时间窗口。数据必须在时钟有效边沿之前提前稳定，这段最小提前量称为建立时间（Setup Time，tsu）；数据在时钟有效边沿之后还必须继续保持稳定，这段最小保持量称为保持时间（Hold Time，th）。两者合起来构成触发器的采样窗口。
从发送端触发器到接收端触发器，数据经过组合逻辑和布线延迟。若数据到达太晚，在接收端时钟边沿前没有满足建立时间，就发生建立时间违例；若数据到达太早，在接收端时钟边沿后仍快速变化，破坏了保持时间，就发生保持时间违例。前者通常与组合逻辑过长、时钟频率过高有关，后者常与走线过短、时钟偏斜方向不利有关。
时序不等式（简化模型）：
T_clk ≥ T_co + T_logic + T_routing + T_setup - T_skew
T_hold ≤ T_co + T_logic + T_routing - T_skew其中T_co为触发器输出延迟，T_logic为组合逻辑延迟，T_routing为布线延迟，T_skew为时钟偏斜。电机控制中PWM比较、Park变换、电流PI运算都属于典型的长组合路径，是建立时间违例的高发区。
二、时钟偏斜与抖动：时钟不是理想方波
时钟偏斜（Clock Skew）是指同一时钟信号到达不同触发器时钟端的时间差。它由时钟树结构、布线长度、负载差异引起。偏斜本身不一定有害：若接收端时钟比发送端晚到，相当于给数据争取了更多建立时间，但会压缩保持时间；反之则有利于保持、不利于建立。因此时序约束中必须同时检查setup和hold，不能只看一个方向。
抖动（Jitter）是指时钟边沿相对理想位置的随机或周期性偏移，分为周期抖动、周期间抖动和长期抖动。抖动使有效时序窗口进一步缩小，在电机控制中，PWM载波由时钟分频产生，抖动会直接调制开关频率，造成电流纹波增大、音频噪声变化。高速ADC采样时钟的抖动还会降低采样信噪比。
偏斜是“空间上的到达差异”，抖动是“时间上的边沿不确定”，两者叠加后，留给数据稳定的窗口比理论值更小。工程上常用时序余量（Slack）衡量：Slack = 要求时间 − 到达时间，Slack为负即违例。
三、亚稳态：违例之后的危险状态
当建立或保持时间被违反时，触发器内部可能进入既非0也非1的亚稳态（Metastability）。此时输出电平处于中间值，并在一段不确定的解析时间后随机稳定到0或1。亚稳态本身不是“错误值”，真正危险的是它传播到下游逻辑后，不同分支可能采到不同结果，导致状态机跑飞、计数器错位、PWM占空比异常。
亚稳态无法彻底消除，只能降低其传播概率。常用手段是多级同步器：对异步输入（如编码器Z信号、外部故障封锁、按键）先打两拍或三拍，让亚稳态在到达功能逻辑前完成解析。平均无故障时间MTBF与时钟频率、数据变化率、解析时间常数相关，增加同步级数可指数级提升MTBF。
四、电机控制场景中的典型时序问题
以三相FOC电流环为例，ADC采样完成信号触发电流PI计算，计算结果写入PWM比较寄存器。若ADC采样到PI输出之间组合逻辑过长，在100 MHz时钟下建立时间余量可能为负，表现为占空比偶尔跳变。解决方式包括：插入流水线寄存器、把乘加运算映射到DSP48、降低该路径时钟频率或改用并行结构。
编码器接口是另一个高发区。增量式编码器A/B/Z信号相对FPGA时钟是异步的，若直接进入计数逻辑，Z信号边沿可能恰好落在时钟窗口内，引发亚稳态，导致位置计数偶发偏移。正确做法是A/B/Z先经过两级同步器，再做边沿检测和方向判别。
| 概念 | 物理含义 | 典型成因 | 电机控制中的表现 | 常用对策 |
|---|---|---|---|---|
| 建立时间 tsu | 时钟边沿前数据需稳定的最小时间 | 组合逻辑过长、频率过高 | PI输出偶发错误、占空比跳变 | 流水线、DSP48、降频、重定时 |
| 保持时间 th | 时钟边沿后数据需保持的最小时间 | 走线过短、偏斜方向不利 | 计数器错位、状态机异常 | 插入缓冲、调整布局、约束检查 |
| 时钟偏斜 Skew | 时钟到达不同触发器的时间差 | 时钟树不对称、负载不均 | 多路PWM相位不一致 | 全局时钟资源、BUFG、区域约束 |
| 抖动 Jitter | 时钟边沿相对理想位置的偏移 | PLL噪声、电源纹波、串扰 | 开关频率抖动、电流纹波增大 | 干净时钟源、去耦、专用PLL |
| 亚稳态 | 触发器输出处于不确定中间态 | 异步输入未同步、时序违例 | 编码器计数跳变、故障误触发 | 两级/三级同步器、握手协议 |
五、方法流程：从约束到验证
- 编写时钟约束：用create_clock定义主时钟，用create_generated_clock定义PLL输出和PWM载波时钟。
- 声明异步与伪路径：对编码器输入、外部故障信号设置set_false_path或set_max_delay，避免工具误分析。
- 运行静态时序分析：查看WNS、WHS、TNS，定位违例路径的起点、终点和逻辑级数。
- 优化关键路径：插入寄存器、拆分组合逻辑、使用DSP48、调整综合策略。
- 板级验证：用示波器观察PWM相位、ADC采样点与电流波形，确认时序余量在高温低压角下仍为正。
实用经验：电机控制中，电流环和PWM更新通常要求在一个PWM周期内完成。若时序余量不足，优先保证采样—计算—更新这条路径，而不是盲目提高主频。提高频率会同时放大抖动和功耗，未必改善控制性能。
六、常见误区与复盘
- 误区一：只看建立时间，忽略保持时间。保持时间违例往往更难修复，且与布局密切相关，必须同时检查。
- 误区二：认为异步信号打一拍就安全。单级同步器只能降低亚稳态概率，不能消除，关键信号建议两级以上。
- 误区三：忽略时钟抖动对ADC和PWM的影响。抖动会直接恶化采样精度和开关频谱，需在时钟源和电源上做文章。
- 误区四：时序报告全绿就认为板级一定正常。约束不完整、跨时钟域未声明时，报告可能“假收敛”，必须结合板级实测。
复盘时建议记录每次违例的路径类型、修复手段和板级现象，形成自己的时序问题库。对于电机控制项目，尤其要关注ADC接口、编码器接口、PWM输出和故障保护这四类路径，它们直接关系到控制环路的实时性与安全性。