1. 课程导入

做硬件这么多年，我见过不少工程师一上来就拿着示波器去抓纹波，结果抓出来的波形自己都看不懂。其实，搞懂纹波之前，得先搞清楚两个基本概念——纹波和噪声。

1.1 纹波 vs 噪声：别搞混了

说白了，纹波是开关动作本身带来的周期性波动。你想想看，DC-DC 转换器里，开关管不停地开和关，能量一包一包地传递，输出电容上的电压自然会有规律的起伏。这个起伏的频率，基本就等于开关频率。

噪声就不一样了。它是随机、非周期性的高频干扰。比如开关管切换瞬间产生的尖峰、PCB 走线耦合进来的辐射、甚至你探头接地没接好带来的共模干扰。噪声的频谱很宽，从几十 MHz 到 GHz 都有。

1.2 纹波的来源：三个主要推手

纹波不是凭空冒出来的。我总结下来，主要有三个来源：开关频率、输出电容的 ESR 和 ESL。

1.2.1 开关频率——纹波的“心跳”

DC-DC 转换器的工作原理，决定了纹波必然存在。以 Buck 电路为例，开关管导通时，电感电流上升，给输出电容充电；开关管关断时，电感电流下降，电容放电。这个充放电过程，在输出端就形成了纹波电压。

纹波电压的幅度，可以用一个简单公式估算：

ΔV_ripple ≈ (ΔI_L × T_sw) / (8 × C_out)

其中 ΔI_L 是电感电流纹波，T_sw 是开关周期，C_out 是输出电容。频率越高，周期越短，纹波越小。所以现在很多电源芯片都把开关频率做到 2 MHz 以上，就是为了减小纹波。

1.2.2 ESR——电容的“内阻”在捣乱

理想电容是没有电阻的。但现实中的电容，内部有等效串联电阻（ESR）。当纹波电流流过 ESR 时，就会产生额外的压降：

V_ripple_ESR = ΔI_L × ESR

这个压降直接叠加在电容充放电产生的纹波上。我遇到过不少案例，输出电容容量选得很大，但纹波还是超标。一查，用的是普通铝电解电容，ESR 高达几百毫欧。换成低 ESR 的陶瓷电容或钽电容后，纹波立马降下来了。

1.2.3 ESL——高频时的“隐形杀手”

等效串联电感（ESL）在高频时特别麻烦。开关管切换的瞬间，di/dt 非常大，ESL 上会产生感应电压：

V_ripple_ESL = ESL × (di/dt)

这个感应电压，就是你在纹波波形上看到的那些尖峰和振铃。ESL 主要来自电容的封装和 PCB 走线。0402 封装的 ESL 比 1206 小得多，所以高频电源里，小封装电容更受欢迎。

嗯，这里要注意：ESL 引起的尖峰，频率往往在几十 MHz 以上，普通 20 MHz 带宽的示波器可能看不到。想看全貌，得用高带宽探头。

1.3 纹波对电路的影响：别小看那几十毫伏

很多人觉得纹波只要在规格书范围内就没事。其实不然。纹波对电路的影响，往往是“温水煮青蛙”。

• ADC 精度下降：ADC 的参考电压如果被纹波污染，转换结果会跳动。我做过一个 16 位 ADC 的项目，电源纹波只有 10 mV，但 ADC 输出最低位一直在跳。后来把纹波压到 2 mV 以下，问题才解决。
• 时钟抖动：PLL 和时钟芯片对电源纹波非常敏感。纹波会调制 VCO 的控制电压，导致时钟抖动增加。高速 SerDes 接口一旦时钟抖动超标，误码率就上去了。
• 射频性能恶化：射频功放的电源纹波，会直接调制到载波上，产生杂散。我一个做射频的朋友，调试 PA 时发现输出频谱有奇怪的边带，查了两天才发现是电源纹波在作怪。
• 逻辑电路误触发：数字电路的噪声容限有限。如果纹波叠加在电源上，接近逻辑阈值时，可能造成误触发。尤其是 FPGA 的全局时钟网络，对电源纹波特别敏感。

1.4 知识体系总览

下面这张图，把纹波的基础知识串起来了。你可以把它当作本章的“地图”。

这张图把纹波基础拆成了三个维度：定义（纹波 vs 噪声）、来源（开关频率、ESR、ESL）、影响（ADC、时钟、射频等）。后面几章，我们会逐一深入每个分支。