2. 开关电源基础

上一章我们聊了BUCK噪声从哪来，这一章咱们就顺着噪声的“脚印”走一遍。说白了，就是搞清楚噪声是怎么从开关节点出发，通过输入回路、输出回路，最后传导到电源端口或负载端的。

我个人习惯把传导噪声路径分成三段来看：输入回路、输出回路，以及连接它们的功率环路。这三段各有各的脾气，处理不好，EMI测试就会给你颜色看。

2.1 输入回路：高频电流的“第一战场”

先看上管导通瞬间。输入电容要瞬间给电感提供电流，这个电流变化率（di/dt）极高。我见过不少工程师把输入电容选得很大，觉得“电容大肯定好”，结果EMI反而更差。为什么？

因为电容本身有ESL（等效串联电感），PCB走线也有寄生电感。这些寄生电感和电容一起，会形成一个LC谐振回路。谐振频率如果落在传导发射的频段内（150kHz~30MHz），那噪声就会被放大。

我曾经在一个12V转3.3V的项目里，输入电容用了两颗10μF/0805，布局时离芯片有8mm远。结果150kHz~1MHz频段超标8dB。后来我把电容换成4颗4.7μF/0603，紧贴芯片放置，走线缩短到2mm，问题直接解决。嗯，这里要注意：多颗小电容并联，比单颗大电容更有效，因为并联后总ESL降低，谐振频率被推到更高频段，更容易被滤波器处理。

2.2 输出回路：负载瞬态与输出电容的博弈

输出回路的情况和输入回路不太一样。输出电流是连续的（电感电流经过输出电容滤波后变得平滑），但负载瞬态响应会带来低频段的噪声问题。

你想想看，当负载电流突然从0.1A跳到3A，输出电容要立刻提供这个电流差。电容的ESR（等效串联电阻）和ESL会在这个瞬间产生电压跌落（ΔV = ΔI × ESR + ESL × di/dt）。这个电压跌落不仅影响输出纹波，还会通过输出回路传导到地平面，形成共模噪声。

参数	对输出噪声的影响	典型值（陶瓷电容）
ESR	决定纹波电压的幅值，ESR越大纹波越大	1~10mΩ（MLCC）
ESL	决定高频噪声尖峰，ESL越大尖峰越高	0.5~2nH（MLCC）
容值	决定低频纹波和负载瞬态响应速度	10~100μF

我记得有一次做FPGA供电，输出电容用了三颗22μF/0805，负载瞬态测试时电压跌落了80mV，FPGA直接复位。后来我换成两颗47μF/1210加一颗100nF高频电容，ESR从5mΩ降到2mΩ，电压跌落降到30mV以内。这里的关键是：输出电容的ESR和ESL比容值更重要，尤其是在高频段。

2.3 环路面积：噪声的“放大器”

这是整个传导噪声分析里最容易被忽视，但影响最大的因素。环路面积，说白了就是高频电流流过的回路所围成的面积。这个面积越大，产生的磁场辐射越强，同时回路寄生电感也越大。

BUCK电路中有两个关键环路：

• 热环路（Hot Loop）：上管导通时，电流从输入电容正端→上管→电感→输出电容正端→输出电容负端→地→输入电容负端。这个环路在开关切换瞬间有极高的di/dt。
• 冷环路（Cold Loop）：下管导通时，电流从电感→输出电容正端→输出电容负端→地→下管→电感。这个环路的di/dt相对较小。

热环路的面积必须尽可能小。我见过一个案例，工程师把输入电容放在板子背面，通过过孔连接到芯片，热环路面积达到了200mm²。结果150kHz~30MHz全频段超标，加共模滤波器都没用。后来我把输入电容移到芯片同一面，紧贴芯片放置，环路面积缩小到20mm²，噪声直接降了20dB。

为什么会这样？因为环路面积直接决定了回路寄生电感。寄生电感L与环路面积A成正比（L ≈ μ₀ × A / 周长）。面积越大，寄生电感越大，高频阻抗越高，噪声电压就越高。同时，大环路还像一个天线，向外辐射磁场，耦合到其他走线和电缆上。

2.4 知识体系总览

下面这张图把传导噪声路径的核心逻辑串起来了。你可以看到，输入回路、输出回路和环路面积三者相互关联，最终都指向同一个目标：最小化高频电流回路的阻抗和面积。

2.5 三个路径的协同优化

讲到这里，你可能已经发现了：输入回路、输出回路和环路面积不是孤立的。它们通过地平面和电源平面相互耦合。比如，输入回路的大环路面积会通过磁场耦合到输出回路，形成共模噪声。输出回路的电压跌落会通过地平面反弹，影响输入回路的参考地。

所以，我的优化思路是“三步走”：

1. 先缩环路：把热环路面积压缩到最小（<30mm²），这是性价比最高的降噪手段。
2. 再调电容：根据噪声频段选择合适容值和封装的电容，多颗小电容并联，ESR和ESL要低。
3. 最后看布局：输入电容紧贴芯片，输出电容靠近负载，地平面完整无缝隙。