📚 课程目录第3章数字控制基础

3. 数字控制基础

LLC 谐振变换器从模拟控制迁移到数字控制，并不是把误差放大器换成 PID 代码那么简单。数字控制引入了采样、量化、计算延迟和 PWM 更新时刻等新变量，这些变量直接决定环路带宽、动态响应和轻载稳定性。本节围绕“选什么芯片、怎么发波、怎么采样、怎么响应、怎么定时、怎么开发”六个问题展开，为后续的数字环路整定与量产调试打基础。

一、核心原理：数字控制环的四个时间尺度

理解数字控制，关键是理解四个时间尺度：开关周期 Ts、ADC 采样与转换时间、中断与算法执行时间、PWM 更新生效时刻。模拟控制中这些环节是连续的，而数字控制中它们是离散的、有先后顺序的。若 ADC 在开关噪声最大的时刻采样，或算法在下一个周期才更新占空比，等效于在环路中插入了一拍甚至两拍延迟，相位裕度会明显下降。

因此数字 LLC 控制器的设计目标可以概括为：在尽可能短的延迟内完成“采样—计算—更新”闭环，并保证采样点落在电流纹波与开关噪声较小的窗口。常见做法是在 PWM 死区或谐振电流过零附近触发 ADC，使采样值代表本周期真实状态。

二、MCU/DSP 选型：先看外设，再看主频

数字电源选型常犯的错误是只看主频。对 LLC 而言，真正决定能否用起来的是外设能力：

高分辨率 PWM：LLC 常用 100～300 kHz 开关频率，若用 150 ps 级高分辨率 PWM，频率调节分辨率可达 0.1% 以内，避免占空比/频率量化引起的极限环振荡。
高速 ADC 与多通道同步：需要同时采样谐振电流、输出电压、输入电压，最好支持 PWM 触发和硬件过采样。
比较器与故障联动：过流、过压保护应走硬件比较器直接封波，而不是等软件中断。
运算能力：单周期乘法、硬件除法或 FPU 能显著缩短 PID 执行时间。

选型维度	典型要求	不满足的后果
PWM 分辨率	≥12 位，或高分辨率模式 <200 ps	频率抖动、轻载极限环
ADC 采样率	≥1 MSPS，支持 PWM 触发	采样点漂移、环路相位滞后
中断延迟	<100 ns 响应，可嵌套	保护动作慢、炸机风险
时钟精度	内部 PLL 抖动 <1%	频率漂移、同步失败
封装与温度	工业级 -40～105℃	量产温漂、失效

三、PWM 外设与 ADC 采样：把采样点钉在正确位置

LLC 的 PWM 通常采用互补输出加死区，频率由周期寄存器决定。数字控制中，频率更新应放在周期边界，避免半周期改频造成不对称。ADC 触发源建议选择 PWM 计数器过零或比较匹配事件，使采样点固定在谐振电流平稳段。

// 以 TI C2000 风格为例：PWM 触发 ADC，周期边界更新频率
EPwm1Regs.TBPRD = period;              // 设定开关周期
EPwm1Regs.CMPA.bit.CMPA = period/2;    // 50% 占空比
EPwm1Regs.AQCTLA.bit.ZRO = AQ_SET;     // 过零置位
EPwm1Regs.AQCTLA.bit.CAU = AQ_CLEAR;   // 比较匹配清零
EPwm1Regs.ETSEL.bit.SOCAEN = 1;        // 使能 ADC 触发
EPwm1Regs.ETSEL.bit.SOCASEL = ET_CTR_ZERO; // 过零触发采样
AdcRegs.ADCSOC0CTL.bit.TRIGSEL = 5;    // 选择 EPWM1 SOCA
AdcRegs.ADCSOC0CTL.bit.CHSEL = 0;      // 采样通道 A0

采样窗口应避开开关管开通瞬间的振铃。若无法避开，可在 ADC 前加 RC 滤波，并在软件中做中值或滑动平均，但滤波会引入相位滞后，需与环路带宽折中。

四、中断系统与时钟配置：延迟就是相位

数字控制的中断应遵循“短、快、确定”原则：ADC 转换完成触发中断，中断中只做采样读取、PID 计算和 PWM 更新，通信、显示、保护日志等放到后台主循环。中断优先级上，故障保护最高，控制环次之，通信最低。

时钟配置决定了 PWM 频率精度和 ADC 采样时序。典型配置是外部晶振经 PLL 倍频到系统时钟，再分频给 PWM 和 ADC。若 PLL 抖动大，PWM 周期会出现周期性抖动，表现为输出电压低频纹波。建议在时钟初始化后读取时钟状态寄存器确认锁定，并在量产中保留时钟失效检测。

// 时钟配置检查要点
SysCtrlRegs.PLLSTS.bit.PLLLOCKS = 1;   // 等待 PLL 锁定
ClkCfgRegs.PERCLKDIVSEL.bit.EPWMCLKDIV = 0; // PWM 时钟不分频
ClkCfgRegs.ADCCLKPS.bit.ADCCLKPS = 2;  // ADC 时钟分频

五、数字电源开发流程与常见误区

数字 LLC 的开发流程建议按以下顺序推进：

确定规格：输入范围、输出功率、谐振频率、目标效率。
选型：按 PWM 分辨率、ADC 速度、中断延迟筛选 MCU/DSP。
搭建开环：先固定频率发波，验证驱动、死区、谐振电流波形。
打通采样：确认 ADC 触发点、采样值与实际波形一致。
闭环调试：先低压轻载，再逐步加载，观察动态与极限环。
保护与量产：过流、过压、过温、软启动、参数固化与校准。

常见误区：一是把 PID 放在主循环里执行，导致控制周期不固定；二是 ADC 采样点随频率变化漂移，重载时采样到开关噪声；三是忽略 PWM 更新时刻，频率更新与周期边界不同步；四是保护全部依赖软件，故障时来不及封波。复盘时应优先检查采样时刻、中断执行时间和 PWM 更新机制这三项。

掌握以上基础后，后续的环路建模、参数整定和量产调试才有稳定的数字平台支撑。数字控制的核心不是代码写得多复杂，而是把采样、计算、更新三个动作在时间轴上安排得足够确定。