2. 高频数据采集系统架构

高频数据采集系统并不是“买一块高速采集卡插上就能用”的简单组合，而是一条从物理量到持久化数据的完整信号链。理解这条链路上每一级的功能边界、接口形式和误差来源，是后续做通道配置、采样率设定、边缘计算部署与存储选型的前提。本节按信号流动方向，逐级拆解传感器、信号调理、ADC、采集卡、边缘计算单元与存储介质之间的关系，并给出两种典型部署拓扑。

一、链路的分级与职责边界

整条链路可以划分为“感知—调理—量化—汇聚—处理—落盘”六个环节。前三级属于模拟域，决定信号质量的上限；后三级属于数字域，决定数据吞吐与可用性。一个常见的误区是把采集卡当作系统核心，实际上采集卡只负责把 ADC 输出的数字码流按时间戳打包并传输，真正决定“能不能采到真实波形”的是传感器与信号调理。

传感器把被测量（振动加速度、电压、温度、压力、电流等）转换为电信号。以压电式加速度传感器为例，其输出为电荷量，需要配合电荷放大器；而 IEPE 型传感器内置电荷放大电路，输出为叠加在偏置电压上的交流电压，典型灵敏度为 100 mV/g，偏置约 10～12 V。信号调理级负责把传感器输出变换到 ADC 输入量程内，同时完成抗混叠滤波、隔离、激励供电与共模抑制。

二、信号调理与 ADC 的关键参数关系

抗混叠滤波器是调理级中最容易被忽略却最关键的环节。根据奈奎斯特采样定理，采样率 fs 必须大于信号最高频率的 2 倍，但工程上通常要求 fs ≥ 2.5～5 倍最高关注频率，并让抗混叠滤波器的截止频率 fc 略低于 fs/2，同时保证在 fs/2 处有足够的阻带衰减。例如关注 10 kHz 以内的振动信号，取 fs = 51.2 kS/s，则 fs/2 = 25.6 kHz，可选用截止频率 20 kHz、在 25.6 kHz 处衰减大于 60 dB 的低通滤波器。

ADC 的分辨率与量程共同决定最小可分辨电压。对于 N 位 ADC、满量程 VFS，理想量化步长 LSB = VFS / 2^N。若 VFS = ±5 V（即 10 V 满量程）、16 位，则 LSB ≈ 152.6 μV。结合 100 mV/g 的传感器灵敏度，理论最小可分辨加速度约为 1.5 mg。实际有效分辨率还要扣除噪声，因此更应关注信噪比与有效位数（ENOB），而不是标称位数。

三、采集卡、边缘计算单元与存储介质

采集卡承担多通道同步采样、时间戳对齐与总线传输。同步方式分为两类：同一 ADC 芯片多路复用（通道间存在微小时间偏斜）和每通道独立 ADC 同步触发（偏斜可控制在纳秒级）。高频场景应优先选择后者，并确认采集卡是否支持外部时钟与触发输入，以便多卡级联。

边缘计算单元通常是一台工控机或嵌入式平台，负责数据缓冲、实时特征提取（如 RMS、峰值、包络谱）、异常判定与压缩上传。它的价值在于把“原始波形”降维为“特征值 + 关键片段”，从而大幅降低存储与带宽压力。存储介质则按写入带宽和耐久性选择：机械硬盘适合大容量冷数据，SATA SSD 适合常规持续写入，NVMe SSD 适合高通道数、高采样率的持续落盘，工业级 eMMC 或 SD 卡适合低功耗小型节点但需注意写入寿命。

四、两种典型部署拓扑的取舍

集中式拓扑把传感器信号通过较长电缆引入同一机柜内的调理模块与采集卡，再由一台工控机统一处理与存储。优点是时钟统一、通道间同步精度高、维护集中；缺点是模拟信号长距离传输易受干扰，且电缆成本随距离快速上升。适合测点集中、距离在数十米以内的场景，例如试验台、单台机组监测。

分布式边缘拓扑把调理、ADC 与边缘计算单元下放到测点附近，节点只上传特征值或压缩后的关键片段，经网关汇聚到中心存储。优点是模拟走线极短、抗干扰好、布线成本低；代价是各节点需要独立时钟同步（常用 PTP 或 GPS 授时），且节点数量增加后运维复杂度上升。适合大型设备群、风电、桥梁等测点分散的场景。

五、链路设计中的常见判断依据

• 先算数据率，再选介质：用“通道数 × 采样率 × 字节数”估算原始数据率，并预留 2 倍以上余量给突发写入与文件系统开销。
• 先定最高关注频率，再定采样率与抗混叠：采样率取关注频率的 2.5～5 倍，滤波器截止频率略低于 fs/2。
• 先确认同步要求，再选采集卡：需要通道间相位关系时，选择每通道独立 ADC 同步架构，并核对偏斜指标。
• 先明确数据用途，再决定边缘处理深度：只做趋势监测可只存特征值；需要故障复现则必须保留原始波形片段。

把这条链路理解成“每一级都在为下一级设定输入条件”，就能在出现问题时快速定位：波形削顶先查调理增益与量程，频谱出现虚假低频先查抗混叠与传感器偏置，数据丢包先查采集卡缓冲与存储写入带宽。链路清晰，排障才有方向。