1. 功耗基础概念：动态功耗与静态功耗
功耗问题，说白了就是芯片的「热量账本」。你想想看，一块芯片跑起来，电都去哪儿了？我个人习惯把功耗拆成两笔账：一笔是干活时消耗的，一笔是闲着时也在消耗的。前者叫动态功耗，后者叫静态功耗。
1.1 动态功耗：干活才耗电
动态功耗，就是电路在翻转时消耗的能量。CMOS 电路里，信号从 0 变 1，或者从 1 变 0，都需要给负载电容充放电。这部分功耗和翻转频率直接挂钩。
公式很简单：Pdynamic = C × V² × f
- C：负载电容，单位法拉（F）。包括门输出电容、互连线电容、扇入扇出电容。
- V：电源电压，单位伏特（V）。注意这里是平方关系。
- f：翻转频率，单位赫兹（Hz）。不是时钟频率，是实际翻转的平均频率。
核心结论：电压降一点，功耗降平方。频率降一点，功耗线性降。所以降压永远是降功耗的第一选择。
我在项目中遇到过一件事：某款 AI 芯片，核心电压从 0.9V 降到 0.8V，动态功耗直接掉了 21%。代价是频率得从 1.2GHz 降到 1.0GHz。但整体能效比反而提升了 15%。这就是 V² 的威力。
1.2 静态功耗：漏电是躲不掉的
静态功耗，也叫漏电功耗。电路不翻转时，晶体管也不是完全关断的。亚阈值漏电、栅极漏电、源漏穿通漏电……这些漏电流一直在偷偷跑。
公式：Pstatic = Ileak × V
- Ileak：漏电流，单位安培（A）。
- V：电源电压。
嗯，这里要注意：先进工艺下，静态功耗占比越来越高。我记得在 7nm 节点，静态功耗已经能占到总功耗的 30%~50%。温度一高，漏电指数级增长——这就是为什么高温下芯片更容易「热失控」。
| 工艺节点 | 动态功耗占比 | 静态功耗占比 | 典型场景 |
|---|---|---|---|
| 28nm | 85%~90% | 10%~15% | 手机 SoC、物联网 |
| 16nm/14nm | 75%~80% | 20%~25% | 服务器 CPU、GPU |
| 7nm/5nm | 50%~70% | 30%~50% | AI 加速器、旗舰手机 |
避坑指南：我曾经在 12nm 项目上吃过亏——只优化了动态功耗，没管静态。结果低温测试全过，高温 85°C 时芯片直接冒烟。后来一查，漏电比预期高了 3 倍。从那以后，我每次做功耗评估，都会把静态功耗单独拎出来算一遍。
1.3 功耗与电压、频率的关系
这三者的关系，我习惯用一个三角模型来理解：
- 电压 ↑ → 动态功耗 ↑（平方关系）：电压从 1.0V 到 1.1V，功耗涨 21%。
- 频率 ↑ → 动态功耗 ↑（线性关系）：频率翻倍，功耗翻倍。
- 电压 ↓ → 频率上限 ↓：电压低了，门延迟变大，跑不了高频。
为什么会这样？因为晶体管的开关速度受电压影响。电压越低，驱动电流越小，充放电越慢。所以降压和降频往往是绑定的——这叫 DVFS（动态电压频率调整）。
实战技巧：我建议你在做 DVFS 策略时，先扫一遍电压-频率曲线。找到每个电压点能跑的最高频率，然后留 5%~10% 的余量。别压太狠，否则时序收敛会出问题。
1.4 知识体系总览
下面这张图，把本章的核心逻辑串起来了。你可以把它当作功耗排查的「地图」：
1.5 总功耗公式
把两笔账合起来：
P_total = P_dynamic + P_static
= C × V² × f + I_leak × V这个公式，你最好刻在脑子里。每次做功耗优化，先看哪一项占大头。动态占大头，就降压降频；静态占大头，就上 power gating 或者用高阈值电压单元。
我个人习惯在项目初期就建一个功耗预算表，把动态和静态分开列。然后对着每个模块的翻转率、电压域、温度范围，逐项估算。这样到了后期排查功耗过高问题时，能快速定位是哪个模块、哪种功耗出了问题。
一句话总结：动态功耗是「干活的钱」，静态功耗是「房租」。想省钱，要么少干活（降频），要么租便宜的房子（降压），要么把灯关了（power gating）。