2. 延迟问题的本质：为什么CDC会引入延迟？延迟的组成（采样等待 + 同步级数）

好，咱们接着聊。上一章我们说了CDC到底在防什么——说白了就是防亚稳态传播。那这一章，我们来聊聊一个让很多前端设计同学头疼的问题：延迟。

你想想看，一个信号从时钟域A跑到时钟域B，本来一个周期就能传过去的事，现在非要等上两三个甚至更多周期。为什么？这笔账到底是怎么算的？

我在项目中遇到过不止一次，验证同学跑仿真发现某个控制信号晚了几个周期，直接就怀疑同步器写错了。其实很多时候，延迟是CDC的固有代价，不是bug。搞明白延迟从哪来，你才能判断这个延迟能不能接受，能不能优化。

2.1 延迟的第一部分：采样等待

先看一个最简单的场景。你有一个信号从快时钟域送到慢时钟域。假设源时钟是200MHz（5ns周期），目的时钟是100MHz（10ns周期）。

源时钟域在时刻0拉高了信号。目的时钟域的下一个采样点在哪？这完全取决于两个时钟的相位关系。如果运气好，采样点就在1ns之后；如果运气不好，采样点可能在9ns之后。平均下来，采样等待时间大约是半个目的时钟周期。

我记得有一次做MCU芯片的时钟规划，系统时钟和外围总线时钟是异步的。验证同学发现某个寄存器配置总是晚一拍生效，查了半天发现就是采样等待导致的。其实不是设计问题，是期望值没算对。

那如果是慢时钟域到快时钟域呢？采样等待时间会短很多，因为快时钟的采样周期短。但注意，只要两个时钟是异步的，采样等待就永远存在，只是量级不同。

2.2 延迟的第二部分：同步级数

采样完了，信号进入目的时钟域的第一级触发器。但这时候信号可能还是亚稳态的——它可能处于一个中间电平，既不是0也不是1。我们需要再等一级，让亚稳态有足够的时间收敛到稳定值。

这就是同步级数的意义。两级同步器，第一级采样，第二级稳定。每一级都消耗一个目的时钟周期。所以：

• 两级同步器：延迟 = 采样等待 + 2个目的时钟周期
• 三级同步器：延迟 = 采样等待 + 3个目的时钟周期

你可能会问：能不能只用一级？嗯，我建议你千万别这么干。我曾经在一个老项目里看到过单级同步的设计，结果芯片在高温下频繁出现数据错误。单级同步的MTBF（平均无故障时间）太低了，量产根本扛不住。

2.3 延迟公式：把账算清楚

好，我们把两笔账加起来，得到一个通用公式：

CDC总延迟 = 采样等待时间 + (同步级数 × 目的时钟周期)

其中：
- 采样等待时间：0 ~ 1个目的时钟周期，平均0.5个周期
- 同步级数：通常为2或3
- 目的时钟周期：1 / 目的时钟频率

举个例子：

场景	源时钟	目的时钟	同步级数	最小延迟	最大延迟	平均延迟
快→慢	200MHz	100MHz	2	20ns	30ns	25ns
慢→快	100MHz	200MHz	2	10ns	15ns	12.5ns
同频异步	100MHz	100MHz	2	20ns	30ns	25ns

看到没？快→慢场景的延迟最大，因为采样等待时间长，目的时钟周期也长。这也是为什么我建议在做时钟规划时，尽量把关键控制信号放在快时钟域，把慢时钟域的信号通过使能或握手方式传递。

2.4 延迟的随机性：为什么仿真和实测对不上？

这里有个坑，很多新手会踩。你在RTL仿真里看到的CDC延迟，和实际芯片上的延迟可能不一样。

为什么？因为RTL仿真默认是零延迟的，采样等待时间被简化了。仿真器会假设信号在时钟沿的某个固定相位被采样，但实际上芯片里两个时钟的相位关系是随机的、动态变化的。

我记得有一次做后仿，发现某个CDC路径的延迟比RTL仿真多了整整一个周期。一开始以为是后端布线出了问题，查了半天才发现——RTL仿真里采样等待是0，后仿里采样等待接近1个周期。这就是仿真和现实的差距。

2.5 知识体系：延迟问题的全景图

下面这张图把延迟的组成和影响因素画清楚了。你可以看到，延迟不是单一的数字，而是由采样等待和同步级数共同决定的。每个部分都有它的物理根源和优化空间。

2.6 延迟优化的几个方向

搞清楚了延迟的组成，优化思路就清晰了。说白了，你能动的地方就两个：

1. 减少采样等待：这个基本动不了，因为相位关系是随机的。但你可以通过调整时钟频率比来间接影响。比如把100MHz→50MHz改成200MHz→100MHz，目的时钟周期从20ns变成10ns，采样等待时间直接减半。
2. 减少同步级数：从3级降到2级，能省一个周期。但前提是MTBF要达标。我一般只在低频或非关键路径上用2级，高频或安全关键路径必须用3级。