4. 电源分配网络阻抗分析与去耦优化

电源分配网络（PDN）是高速数字PCB上最容易被忽视、却最容易引发整板EMI问题的结构。芯片在开关瞬间从PDN抽取瞬态电流，若PDN在对应频段呈现高阻抗，电源引脚上的电压就会产生纹波，一方面可能造成芯片误动作，另一方面通过电源平面与参考平面之间的腔体谐振向外辐射。本节围绕“阻抗”这一核心量，把PDN分析拆成四件事：扫出阻抗曲线、设定目标阻抗、按曲线选电容、按电流路径改布局。

一、PDN阻抗扫描：把电源网络看成一条频域阻抗曲线

PDN阻抗扫描的本质，是在频域上测量或仿真“从芯片电源引脚看进去”的阻抗。工程上常用两种手段：一是用矢量网络分析仪（VNA）配合同轴探针或双端口探头实测，二是用SIwave做频域AC扫描仿真。仿真时，在芯片电源球栅阵列（BGA）焊球位置放置一个电流源（Port），在VRM输出端放置一个电压源或等效VRM模型，扫描频率通常取10 kHz～1 GHz，按对数分布取点，每十倍频程不少于50点，以保证谐振峰不被漏掉。

扫描结果是一条以频率为横轴、以阻抗幅值为纵轴的曲线。典型曲线会出现多个“谷—峰”结构：低频段由VRM闭环输出阻抗主导，呈平坦低阻；中频段由大容量电解/钽电容的等效串联电感（ESL）与等效串联电阻（ESR）主导，出现第一个谐振峰；高频段由平面电容、过孔电感与芯片封装电感共同决定，出现多个平面谐振峰。判断PDN好坏，不是看某一点阻抗，而是看整条曲线是否在目标阻抗之下。

二、目标阻抗设定：从电流与纹波反推允许阻抗

目标阻抗不是拍脑袋定的，它由芯片最大瞬态电流和允许的电源纹波共同决定。工程上常用公式为：

Ztarget = (Vnom × ripple%) / Imax_transient

示例：Vnom = 1.0 V，允许纹波 ±3%，Imax_transient = 8 A
Ztarget = (1.0 × 0.03) / 8 = 3.75 mΩ

这个3.75 mΩ就是整条PDN曲线在关注频段内必须低于的门槛。需要说明的是，该公式假设电流全部由PDN提供，实际芯片封装内还有一部分片上电容，因此工程上常留20%～30%余量，把目标阻抗压到2.5～3 mΩ。此外，目标阻抗应覆盖芯片最敏感的频率范围，通常从DC到芯片时钟的3～5次谐波，例如100 MHz时钟对应关注到300～500 MHz。

三、电容选型：按频段分工，而不是堆容量

去耦电容的核心参数是电容值C、等效串联电感ESL和等效串联电阻ESR。单个电容的自谐振频率 f0 = 1/(2π√(L·C))，在f0以下呈容性，以上呈感性。因此，没有一种电容能覆盖全频段，必须按频段分工：

• 低频段（10 kHz～1 MHz）：用大容量电解或钽电容，如100 μF～1000 μF，负责VRM响应慢时的能量补充。
• 中频段（1 MHz～50 MHz）：用10 μF～100 μF的X5R/X7R陶瓷电容，配合平面电容，压制第一个谐振峰。
• 高频段（50 MHz～500 MHz）：用0.1 μF、0.01 μF小封装陶瓷电容（0402/0201），尽量降低ESL，靠近芯片放置。

选型时不要只看容值，要同时看封装。0402封装的0.1 μF电容ESL约0.6～0.8 nH，0201可降到0.4 nH左右，自谐振频率可从约500 MHz提升到800 MHz以上。若把多个相同容值电容并联，等效ESL降低，但谐振点不变；若把不同容值电容并联，会出现反谐振峰，需要在仿真中确认反谐振峰是否超过目标阻抗。

四、布局整改：缩短电流回路，打散谐振

电容选得再好，布局不对也白费。整改的核心是缩短“芯片电源引脚—电容—地平面”的电流回路。具体做法：

1. 去耦电容尽量放在芯片电源引脚背面或同面最近位置，距离不超过2～3 mm。
2. 电容的电源过孔和地过孔要就近打，且尽量成对出现，避免电流绕远路。
3. 电源平面与地平面尽量紧耦合，介质厚度控制在2～4 mil，形成平面电容，降低高频阻抗。
4. 避免在电源平面上开长槽，槽会切断回流路径，抬高局部阻抗。
5. 对已经出现的平面谐振，可在谐振电压波腹位置增加去耦电容或调整平面分割，把谐振峰移出关注频段。

五、一个可复用的检查清单

把上述四步串起来，PDN分析就形成闭环：先扫出阻抗曲线，再按电流和纹波设定目标阻抗，然后按频段选电容，最后用布局整改把曲线压到目标线以下。整个过程不依赖经验猜测，而是用阻抗曲线作为唯一判据，这也是SIwave在PDN分析中最有价值的用法。