4. 接地阻抗与高频接地有效性
接地设计中最容易被忽视的误区，是把“接地”简单理解为“用导线连到地”。在直流或低频条件下，一段铜线的电阻确实很小，万用表量出来可能只有几毫欧；但在几十兆赫兹到几百兆赫兹的频段，同一段导体的阻抗可能上升到几欧姆甚至几十欧姆，接地效果随之急剧恶化。理解接地阻抗的频率特性，是判断接地是否真正有效的关键。
直流电阻与高频阻抗的本质差异
导体的直流电阻由材料电阻率、长度和截面积决定：R = ρ·l / A。以一段长 50 mm、宽 2 mm、厚 35 μm（1 盎司铜）的 PCB 铜箔为例，其直流电阻约为 12 mΩ，几乎可以忽略。但当频率升高后，导体阻抗变为 Z = R + jωL，电感项开始主导。同样这段铜箔，其自感约为 15～20 nH，在 100 MHz 时感抗 ωL ≈ 2π×10⁸×18×10⁻⁹ ≈ 11 Ω，比直流电阻大了近千倍。也就是说，高频下决定接地好坏的，不是电阻，而是电感。
这一结论直接改变了接地设计的关注点：缩短接地路径长度、增大接地导体宽度、增加并联接地路径，本质上都是在降低回路电感，而不是降低电阻。
趋肤效应与导体高频电阻
趋肤效应使高频电流集中在导体表面流动，有效导电截面积减小，交流电阻上升。趋肤深度 δ = √(ρ / (π·f·μ))。铜在 1 MHz 时趋肤深度约 66 μm，10 MHz 时约 21 μm，100 MHz 时约 6.6 μm。对于厚度 35 μm 的 PCB 铜箔，当频率超过约 3 MHz 后，电流已基本不再利用铜箔的整个厚度，有效厚度被限制在趋肤深度量级。
这意味着单纯增加铜箔厚度对高频接地阻抗的改善非常有限。相比之下，增加导体宽度可以线性增大表面周长，对降低高频电阻更有效。工程上常说的“接地要宽、要短”，正是趋肤效应与电感共同作用的结果。
接地平面阻抗与过孔、搭接阻抗
完整的接地平面在高频下并非理想零阻抗。平面本身存在分布电感和电阻，电流在平面上流动时会产生电位差。更关键的是过孔：一个普通 PCB 过孔的电感约为 1～2 nH，看似很小，但在 100 MHz 时感抗约 0.6～1.2 Ω，多个过孔并联才能有效降低。信号换层时若只用一个过孔接地，返回电流路径被迫绕行，形成较大回路电感，是常见的 EMC 隐患。
搭接阻抗同样重要。机壳、屏蔽罩、连接器与地平面之间的搭接，若仅靠螺钉或短导线，其电感可能达数十纳亨。正确做法是采用大面积金属面直接压接、导电衬垫或密集螺钉，使搭接面形成低电感通路。搭接阻抗的验证通常用四线法或阻抗分析仪，在目标频段内测量搭接点两端的阻抗。
接地阻抗目标值设定
接地阻抗目标值不能一概而论，需结合信号频率、电流大小和敏感度要求确定。工程上常用的经验判据是：在目标频段内，接地路径阻抗应远小于信号回路阻抗，一般要求 |Z| 小于 1 Ω。对于 100 MHz 以内的数字电路，若接地过孔电感为 1.5 nH，则单个过孔在 100 MHz 时感抗约 0.94 Ω，已接近临界值，因此关键信号换层处应布置 2～4 个接地过孔并联。
对于屏蔽体搭接，目标通常更严格。屏蔽效能要求 40 dB 以上时，搭接阻抗在 100 MHz 应低于 0.1 Ω。若搭接电感为 20 nH，100 MHz 时感抗约 12.6 Ω，远不满足要求，必须通过增加搭接点数量或采用导电衬垫来降低。
验证测量方法
接地阻抗的验证测量需区分低频与高频。低频段可用四线法（开尔文测量）直接测搭接电阻，消除引线电阻影响。高频段则推荐使用阻抗分析仪或矢量网络分析仪：将接地路径视为二端口网络，测量 S21 并换算为阻抗，或直接测量 Z11。测量时需注意校准面应尽量靠近被测点，避免测试引线自身电感引入误差。
对于 PCB 上的接地过孔，可用探针台配合网络分析仪测量单个过孔阻抗，或通过设计对比板验证不同过孔数量的效果。实际工程中更常用的是间接验证：在接地路径上注入已知高频电流，用近场探头观察辐射变化，或测量接地噪声电压，判断接地阻抗是否满足要求。
工程实践要点
- 接地路径尽量短而宽，避免细长走线；关键接地采用铺铜或平面而非单根导线。
- 信号换层处至少布置 2 个接地过孔，高频关键信号布置 4 个以上，并靠近信号过孔。
- 屏蔽罩、机壳与 PCB 地之间采用多点搭接，搭接点间距小于最高关注频率对应波长的 1/20。
- 搭接面应去除氧化层和涂覆层，使用导电衬垫或齿形垫圈保证低阻抗接触。
- 验证时先明确目标频段和阻抗限值，再选择四线法或射频阻抗测量方法，避免用直流电阻代替高频阻抗。
接地阻抗控制的本质，是在目标频段内为返回电流提供低电感路径。理解直流电阻与高频阻抗的差异、趋肤效应的影响、过孔与搭接电感的量级，才能在设计阶段做出正确取舍，并在验证阶段用对方法确认接地真正有效。