1. 课程导入与PDN设计总览
FPGA 与普通逻辑芯片最大的不同，在于它往往需要一整套彼此独立、又相互约束的电源轨。以一颗中高端 FPGA 为例，常见电源轨包括：内核电源 VCCINT（0.85V 或 0.9V）、辅助电源 VCCAUX（1.8V）、块存储器电源 VCCBRAM（0.85V）、IO 电源 VCCO（按 Bank 分组，1.2V/1.5V/1.8V/2.5V/3.3V 不等）、高速收发器电源 VCCINT_GT、MGTAVCC（0.9V）、MGTAVTT（1.2V）、MGTVCCAUX（1.8V），以及为 DDR 接口服务的 VDDQ、VTT、VREF 等。这些电源轨电压不同、电流不同、噪声容限不同，却共享同一块 PCB、同一个参考地和同一套去耦网络，这正是 PDN（Power Delivery Network，电源分配网络）设计要处理的核心矛盾。
PDN 并不是“画几根电源线、放几个电容”这么简单。它是一条从稳压模块输出端出发，经过 PCB 平面、过孔、焊球、封装基板、片上金属层，最终到达晶体管开关的完整能量通道。FPGA 内部逻辑在时钟沿同时翻转，会在极短时间内抽取大电流，形成从直流到数百 MHz 甚至 GHz 的瞬态电流需求。PDN 的任务，就是在整个频段内把这条通道的阻抗压得足够低，使负载端的电压波动落在芯片允许的容差之内。
目标阻抗的估算方式是理解整个课程的第一把钥匙。设某电源轨电压为 V，允许的电压波动比例为 Δ，最大瞬态电流阶跃为 ΔI，则目标阻抗近似为：
Ztarget = (V × Δ) / ΔI
示例（合理假设，非实测）：
VCCINT = 0.85 V，允许波动 ±3%
ΔI = 10 A（内核逻辑大规模同时翻转）
Ztarget = (0.85 × 0.03) / 10 ≈ 2.55 mΩ2.55 mΩ 是一个相当苛刻的数字。它意味着单靠一颗大电容或一段宽铜皮无法覆盖全部频段，必须把不同频段交给不同器件：低频段（kHz～百 kHz）由 VRM 的反馈环路负责，中频段（百 kHz～数 MHz）由大容量钽电容或聚合物电容承担，高频段（数 MHz～数百 MHz）由陶瓷电容和封装内电容处理，更高频段则依赖芯片封装与片上电容。这就是 PDN 的“分级去耦”思想，也是本课程后续章节反复出现的分析主线。
从工程交付物角度看，一个完整的 FPGA PDN 设计最终要产出几类成果：电源树（Power Tree）与各轨电流预算表、目标阻抗与频段分配方案、去耦电容选型与布局清单、PCB 叠层与电源平面划分方案、VRM 选型与反馈补偿参数、以及上电时序与监控电路设计。这些交付物不是孤立文档，而是彼此约束：电源树决定电流预算，电流预算决定目标阻抗，目标阻抗决定电容组合，电容组合又反过来影响布局与叠层。任何一环改动，都可能需要回溯检查其他环节。
上图把两件事放在一起看：上半部分是能量从 VRM 到 die 的物理通道，下半部分是各频段由谁负责。理解这张图，就理解了 PDN 设计的基本框架——它不是单点问题，而是“通道 + 频段 + 阻抗”的三维问题。
本课程的学习路径按“认知—分析—设计—验证”推进。首先建立多电源轨与 PDN 的基本概念，理解目标阻抗、频段分工和电源树；然后进入分析层面，学习如何从 FPGA 数据手册提取电流预算、如何用阻抗曲线判断去耦是否充分、如何评估平面谐振与过孔电感；接着进入设计层面，覆盖叠层规划、平面分割、电容选型与布局、VRM 选型与反馈补偿、上电时序与监控；最后进入验证层面，包括频域阻抗测量、时域纹波测试、负载瞬态响应观察以及常见问题的排查方法。
需要特别强调的是，PDN 设计不是“先设计后验证”的线性过程，而是“设计—仿真—测量—迭代”的闭环。很多工程问题，例如某电源轨在 20 MHz 附近出现阻抗尖峰、DDR 写入时 VDDQ 纹波超标、收发器误码率随温度升高而恶化，往往都能追溯到 PDN 的某个频段或某个布局细节。课程后续会结合具体案例，展示如何从现象定位到根因，再回到设计修改。