1. 电源完整性基础
各位工程师朋友，咱们今天聊聊电源完整性（PI）。
先讲个我自己的故事。几年前我做一款通信板卡，信号完整性仿真跑得漂漂亮亮，眼图张开得像教科书一样。结果一上电，板子间歇性死机。查了三天，最后用示波器戳电源管脚——好家伙，纹波将近 100mV，芯片直接罢工。
从那以后我明白一个道理：信号再漂亮，电源不干净，一切都是白搭。
电源完整性（PI），说白了就是保证芯片供电的电压稳定、纹波小、瞬态响应快。它研究的是从 VRM（电压调节模块）到芯片焊盘之间整个供电网络的性能。
1.1 什么是电源完整性？
官方定义很绕：电源完整性是确保电源分配网络（PDN）在目标阻抗以下，为负载提供稳定电压的工程学科。
我习惯这么理解——电源完整性就是“供电的可靠性”。你想想看，芯片就像一台精密仪器，电源就是它的“心脏”。心脏供血不稳，仪器能正常工作吗？
PI 关注三个核心指标：
- 直流压降（IR Drop）——电流流过走线和过孔产生的电压损失
- 交流纹波（AC Ripple）——开关噪声、谐振引起的电压波动
- 瞬态响应（Transient Response）——负载电流突变时电压的恢复能力
我的经验：很多新手只盯着信号完整性，忽略电源。其实电源问题占了硬件故障的 30% 以上。我经手的返修板卡，一半以上是电源惹的祸。
1.2 为什么 PI 很重要？
直接说后果吧——PI 做不好，板子会出哪些问题：
| PI 问题 | 典型表现 | 严重程度 |
|---|---|---|
| 直流压降过大 | 芯片供电电压低于规格下限，逻辑出错 | 致命 |
| 纹波超标 | 时钟抖动、数据采样错误、EMI 超标 | 严重 |
| 瞬态跌落 | CPU 突然满载时电压骤降，系统复位 | 致命 |
| 电源谐振 | 特定频率下噪声放大，干扰射频电路 | 中等 |
举个例子。现在芯片核心电压越来越低，1.0V、0.8V 很常见。允许的波动范围可能只有 ±3%，也就是 ±30mV。你走线上压降 20mV，纹波再叠 15mV，芯片直接掉出工作区。
说白了，PI 是芯片正常工作的“底线”。底线守不住，SI 做得再好也没用。
避坑指南：我曾经遇到一个项目，为了省成本把电源层铜厚从 2oz 减到 1oz。结果大电流路径上压降多了 40mV，FPGA 在高温下频繁报错。最后不得不改板，损失了两个月工期。嗯，从那以后我对铜厚特别敏感。
1.3 PI 与 SI 的关系
很多工程师把 PI 和 SI 分开看，其实它们是一枚硬币的两面。
我画个简单的逻辑图：
从图上能看出：
- PI 不好 → SI 必然差：电源纹波会直接耦合到信号路径，导致时钟抖动、数据眼图闭合
- SI 不好 → PI 也会差：高速信号切换时产生的大电流瞬态，会在 PDN 上激起电压跌落
- 两者必须协同设计：我习惯在仿真时把 PI 和 SI 放在一起看，而不是分开做
我的习惯：做高速板时，我会先跑 PI 仿真确认 PDN 阻抗达标，再做 SI 仿真。顺序反了，SI 仿真结果可能全是假象。你想想看，电源都不稳，信号仿真还有什么意义？
1.4 PI 的设计目标
PI 设计不是玄学，它有明确的量化目标。我总结成四个字：低、稳、快、匀。
| 目标 | 含义 | 典型指标 | 实现手段 |
|---|---|---|---|
| 低 | PDN 阻抗低 | 目标阻抗 < 几 mΩ（视芯片而定） | 多层板、宽走线、去耦电容 |
| 稳 | 电压波动小 | 纹波 < 1% VDD，瞬态跌落 < 3% VDD | 足够的去耦电容、VRM 响应快 |
| 快 | 瞬态响应快 | 恢复时间 < 几 μs | 高频电容靠近负载、低 ESL 电容 |
| 匀 | 电流分布均匀 | 各路径电流密度差异 < 20% | 对称布局、多层电源平面 |
具体到数值，我举个例子：
某 FPGA 核心电压 1.0V，最大电流 10A，允许波动 ±3%。那么：
- 目标阻抗 Ztarget = (1.0V × 3%) / (10A × 50%) ≈ 6 mΩ（50% 是经验系数）
- 直流压降不能超过 30mV
- 纹波峰峰值不能超过 20mV
这些数字就是 PI 设计的“硬约束”。达不到？芯片就会出问题。
注意：目标阻抗不是越低越好。我见过有人把目标阻抗设到 1mΩ，结果用了上百颗电容，成本翻倍、布局塞不下。合理的做法是根据芯片 datasheet 和实际功耗来算，留 20% 余量就够了。
1.5 本章小结
电源完整性不是什么高深理论，它就是保证芯片“吃饱吃好”的工程实践。记住三点：
- PI 是 SI 的基础——电源不稳，信号白做
- PI 有量化目标——阻抗、纹波、瞬态，每个都有具体数值
- PI 要协同设计——别把 PI 和 SI 割裂开，它们是一体的