3. 传输线理论(下)
好,咱们接着上回聊。上节课我们把传输线的核心参数——特征阻抗、传播常数、反射——都过了一遍。今天这堂课,我打算把传输线理论落地到PCB上常见的两种物理结构:微带线和带状线。然后聊聊差分阻抗,最后再深入损耗机制。这些内容,说白了就是你做高速设计时天天要打交道的“真家伙”。
核心要点:微带线和带状线是PCB上两种最基本的传输线结构。它们的阻抗计算公式、损耗特性、串扰行为都不一样。选哪种,取决于你的层叠设计、信号速率和成本要求。
3.1 微带线 vs 带状线:结构决定性能
先看微带线。它长什么样?顶层走线,下面一层是参考平面(地或电源),上面是空气(或者阻焊层)。说白了,信号线是“露”在外面的。
带状线呢?信号线被夹在两层参考平面之间,上下都是介质。它被“包”起来了,屏蔽性更好。
我在项目中遇到过一件事:一个10Gbps的SerDes链路,最初设计用了微带线,结果EMI测试超标。后来改成带状线,问题就解决了。为什么?因为带状线有上下两个参考平面,电磁场被约束在内部,对外辐射小得多。
下面这张图,我画了两者的结构对比,你看一眼就明白了。
两者的关键差异,我整理了一个表格,方便你对照。
| 特性 | 微带线 | 带状线 |
|---|---|---|
| 结构 | 顶层走线,单参考平面 | 内层走线,双参考平面 |
| 有效介电常数 (εeff) | 介于空气和介质之间(约 2.8~3.5) | 等于介质介电常数(约 4.2) |
| 传播速度 | 较快(部分场在空气中) | 较慢(全在介质中) |
| EMI/屏蔽 | 较差,易辐射 | 好,屏蔽性强 |
| 串扰 | 较大(边缘场开放) | 较小(场被约束) |
| 阻抗控制 | 对线宽和介质厚度敏感 | 对线宽和层间距敏感 |
| 典型应用 | 射频、时钟、低速信号 | 高速差分对、敏感信号 |
我的经验:如果你做的是DDR4/DDR5这类并行总线,建议把地址/控制信号走在带状线层,数据线走在微带线层(靠近器件)。这样既保证了关键信号的屏蔽,又减少了走线层数。当然,前提是你的层叠设计允许。
3.2 差分阻抗:为什么是100Ω?
差分信号,大家都不陌生。一对线,一个走正信号,一个走负信号。但差分阻抗是怎么回事?
差分阻抗,说白了就是差分对在传输差分信号时呈现的阻抗。它不等于单端阻抗的两倍。为什么?因为两根线之间有耦合。
我举个例子。你有一对微带线,单端阻抗都是50Ω。如果它们离得很远,没有耦合,差分阻抗就是100Ω。但如果它们靠得很近,电场和磁场会互相影响,差分阻抗就会低于100Ω。
差分阻抗的计算公式:
Z_diff = 2 × Z_0 × (1 - k)
其中:
Z_0 = 单端特征阻抗
k = 耦合系数(0到1之间)
你看,耦合系数k越大,差分阻抗越低。所以为了得到100Ω的差分阻抗,单端阻抗通常要设计得比50Ω高一点,比如55Ω或60Ω,具体取决于线间距。
我曾经在一个项目里吃过亏。设计了一对100Ω的差分对,仿真没问题,但打样回来测试只有85Ω。查了半天,发现是线间距比设计值小了0.5mil。嗯,加工误差。从那以后,我每次出差分对都会在Gerber里加一个标注:“差分对间距公差±0.3mil”。
注意:差分对的阻抗控制,不仅取决于线宽和介质厚度,还取决于线间距(S)和线宽(W)的比值。通常建议 S/W 在 1.5 到 2.5 之间。太近,阻抗偏低且加工困难;太远,耦合减弱,共模抑制能力下降。
差分阻抗的典型值:
- USB 2.0/3.0:90Ω ± 15%
- PCIe Gen3/4/5:85Ω ± 10%
- HDMI:100Ω ± 15%
- LVDS:100Ω ± 10%
- 以太网(1000BASE-T):100Ω ± 10%
你想想看,为什么标准都定在85Ω或100Ω?因为50Ω是射频系统的标准阻抗,而差分对在50Ω基础上通过耦合调整,正好落在85~100Ω这个区间,兼顾了功耗和信号完整性。
3.3 损耗机制:信号为什么会变“软”?
信号在传输线上跑,能量会衰减。这就是损耗。损耗分两种:导体损耗和介质损耗。
导体损耗,就是电流流过铜箔时,因为电阻发热而损失的能量。直流时,损耗由铜的电阻率决定。高频时,由于趋肤效应,电流只走导体表面,有效截面积变小,电阻增大,损耗也增大。
趋肤深度公式:
δ = √(ρ / (π × f × μ))
其中:
δ = 趋肤深度 (m)
ρ = 铜的电阻率 (1.72×10⁻⁸ Ω·m)
f = 频率 (Hz)
μ = 磁导率 (4π×10⁻⁷ H/m)
举个例子,1GHz时,铜的趋肤深度大约是2.1μm。也就是说,电流只走铜箔表面那薄薄一层。所以,高频时导体损耗跟频率的平方根成正比。
介质损耗,是信号在介质中传播时,介质分子在高频电场下反复极化,产生摩擦发热。介质损耗跟频率成正比,还跟材料的损耗角正切(tanδ)有关。
介质损耗公式:
α_d = (π × f × √ε_r × tanδ) / c
其中:
α_d = 介质损耗系数 (Np/m)
f = 频率 (Hz)
ε_r = 相对介电常数
tanδ = 损耗角正切
c = 光速 (3×10⁸ m/s)
你看,介质损耗跟频率是线性关系。频率越高,介质损耗增长得越快。到了10GHz以上,介质损耗会远远超过导体损耗,成为主导。
我整理了一个对比表,帮你快速理解两者的区别。
| 损耗类型 | 物理机制 | 与频率的关系 | 主导频段 | 改善方法 |
|---|---|---|---|---|
| 导体损耗 | 铜箔电阻 + 趋肤效应 | ∝ √f | < 3 GHz | 加宽走线、用厚铜、用光滑铜箔 |
| 介质损耗 | 介质分子极化摩擦 | ∝ f | > 3 GHz | 用低损耗材料(如Rogers、Megtron) |
关键结论:在3GHz以下,导体损耗是主角;3GHz以上,介质损耗开始唱戏。到了10GHz以上,介质损耗几乎决定了你的链路能不能跑通。所以,做高速设计时,选板材比选铜箔更重要。
我再说一个实际案例。有一次做25Gbps的背板设计,用了普通的FR4板材。仿真时发现,走线长度超过10英寸,眼图就完全闭合了。换成Megtron 6(tanδ ≈ 0.002),同样长度,眼图还有40%的余量。这就是介质损耗的威力。
最后,我把今天的内容串成一张知识结构图,方便你复习。
好了,这一章的内容就到这里。微带线和带状线的选择、差分阻抗的计算、损耗机制的分析,都是你以后做高速PCB设计时绕不开的基本功。记住,理论是死的,但应用是活的。多仿真、多测试、多总结,你也能成为信号完整性高手。